CN202750056U - 一种集成电路 - Google Patents

Abstract

本实用新型涉及用于生成斜坡信号的全集成电路。一种集成电路，包括：第一电流发生器，耦合在第一参考电压节点与第一中间节点之间；第一晶体管源极-漏极，耦合在第一中间节点与第二中间节点之间；第二晶体管源极-漏极，耦合在第一中间节点与输出节点之间；以及缓冲器电路，具有耦合到第二中间节点的输入和耦合到输出节点的输出；第一电容，耦合在第二中间节点与第二参考电压节点之间。第一晶体管具有耦合用于接收周期信号的栅极并且第二晶体管具有耦合用于接收周期信号的互补信号的栅极。

Description

一种集成电路

技术领域

本实用新型涉及集成电路，并且更特别地，涉及配置用于生成斜坡信号的集成电路。 

背景技术

用于生成斜坡信号(例如用于软起动电路中)的电路在本领域中是公知的。这些电路可以包括电容器，但在很多情况下电容器具有不容易集成的尺寸。在本领域中需要可以全集成的斜坡发生器电路。 

现有技术的斜坡发生器电路通常还限于单一的(固定的)斜坡斜率。在本领域中需要支持可调斜坡斜率的斜坡发生器电路。 

实用新型内容

在一个实施例中，一种集成电路包括：第一电流发生器，耦合在第一参考电压节点与第一中间节点之间；第一晶体管源极-漏极，耦合在第一中间节点与第二中间节点之间；第二晶体管源极-漏极，耦合在第一中间节点与输出节点之间；以及缓冲器电路，具有耦合到第二中间节点的输入和耦合到输出节点的输出；第一电容，耦合在第二中间节点与第二参考电压节点之间。第一晶体管具有耦合用于接收周期信号的栅极并且第二晶体管具有耦合用于接收周期信号的互补信号的栅极。 

在一个实施例中，配置用于生成周期信号的发生器电路包括：逻辑电路，配置用于感测时钟信号的边缘并将输出周期信号从第一逻辑状态改变为第二逻辑状态，并且进一步可操作用于对复位信号进行响应并将输出周期信号从第二逻辑状态改变回第一逻辑状态； 以及定时电路，配置用于生成复位信号。 

在一个实施例中，逻辑电路包括触发器电路，触发器电路具有配置用于接收时钟信号的时钟输入、配置用于生成周期信号的输出以及配置用于接收复位信号的复位输入。 

在一个实施例中，电路进一步包括：除法电路，除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将时钟信号生成为源时钟信号的除以n的版本，以便施加到时钟输入。 

在一个实施例中，定时电路包括：第二电流发生器，耦合在第一参考电压节点与第三中间节点之间；第三晶体管源极-漏极，耦合在第三中间节点与第二参考电压节点之间，所述第三晶体管具有配置用于接收周期信号的栅极；第二电容，耦合在第三中间节点与第二参考电压节点之间；以及第一比较器电路，具有耦合到第三中间节点的第一输入、配置用于接收第一阈值的第二输入以及配置用于生成复位信号的输出。 

在一个实施例中，电路进一步包括：除法电路，除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将时钟信号生成为源时钟信号的除以n的版本。 

在一个实施例中，该电路进一步包括：第四晶体管源极-漏极，耦合在第二中间节点与第二参考电压节点之间；以及第二比较器电路，具有耦合到输出节点的第一输入、配置用于接收第二阈值的第二输入以及配置用于生成用于施加到第四晶体管的栅极的信号的输出。 

在一个实施例中，一种集成电路包括：第一电容器；第一晶体管；第一电流发生器，可操作用于通过第一晶体管向第一电容器提供电流，其中第一晶体管由周期信号的互补信号进行栅极控制；缓冲器，配置用于将存储在第一电容器上的斜坡电压缓冲到输出节点作为斜坡输出信号；第二晶体管，配置用于将输出节点耦合到第一电流发生器，其中第二晶体管由周期信号进行栅极控制；触发器，具有配置用于从输入时钟信号和复位信号生成周期信号的输出；第 二电流源；第二电容器，由第二电流源充电；第三晶体管，配置用于响应于周期信号而使第二电容器放电；以及比较器电路，可操作用于将第二电容器上的电压与参考量进行比较并生成复位信号。 

附图说明

为了更好地理解实施例，现在将仅通过示例的方式参考附图，其中： 

图1是斜坡发生器电路的电路图； 

图2是图示了图1的电路的操作的时序图； 

图3图示了用于由图1的电路所产生的斜坡信号的输出波形； 

图4是支持生成锯齿波形的斜坡发生器电路的电路图； 

图5是斜坡发生器电路的替代性实施例的电路图；以及 

图6是图示了图5的电路的操作的定时图。 

具体实施方式

现在参考图1，其是斜坡发生器电路10的电路图。电路10包括接收时钟信号Fsw的输入节点12。可编程除法电路14对时钟信号Fsw进行分割以生成线路16上的分割后的时钟信号CLK。可编程除法电路14实现了除以n的时钟分割。控制电路18供应具有除数n值的可编程除法电路14，其中除数n值可由控制电路选择。正如下面将更详细地讨论的那样，对除数n值的选择设置了由电路10输出的所生成的斜坡信号的斜率。 

电路10进一步包括触发器电路20。优选的实现将D型触发器用于触发器电路20。D型触发器电路20的数据“D”输入连接到与第一参考电压(在此情况下是高参考电压Vdd)相关联的节点。D型触发器电路20的清零“CLR”输入接收线路22上的复位信号。D型触发器电路20的时钟“＞”输入接收线路16上的分割后的时钟信号CLK。D型触发器电路20包括标记为“Q”和 

的两个输出。在所示出的电路的配置中，D型触发器电路20的 

输出处的输出信 号是脉冲地产生与分割后的时钟信号CLK的前缘一致的逻辑低的信号“chgb”。信号chgb中的每个低脉冲的长度由线路22上的复位信号确定。当复位信号转变为逻辑高(响应于下面要描述的情况)时，D型触发器电路20被复位并且 

输出信号chgb返回到逻辑高。因此，D型触发器电路20用作传感电路，该传感电路可操作用于感测分割后的时钟信号CLK的前缘并响应于该检测而产生脉冲信号，该脉冲信号通过收到复位信号而终止。D型触发器电路20的Q输出产生与在 

输出处的信号chgb互补的信号。Q输出和Q输出处的信号未在电路10中使用。此外，D型触发器电路20的“SET”输入未在电路10中使用。 

电路10进一步包括第一电流源24，该第一电流源24连接到Vdd参考电压节点并配置用于输出电流I₀。将电流I₀供应给节点26。N沟道MOS晶体管28的漏极端子耦合到节点26。晶体管28的源极端子连接到与第二参考电压(在此情况下是低参考电压，诸如接地)相关联的节点。晶体管28的栅极耦合用于从D型触发器电路20的 

输出接收信号chgb。第一电容器C0耦合在节点26与接地参考电压节点之间。 

电路10还包括电压比较器电路30。电压比较器电路30的正输入端耦合用于接收在节点26处供应的电压信号Vsaw。电压Vsaw相应地是跨第一电容器C0的极板而存储的电压。电压比较器电路的负输入端耦合用于接收由参考电压发生器电路32供应的参考电压信号Vref(比较阈值)。电压比较器电路30的输出耦合到线路22，因此电压比较器电路生成并输出复位信号，该复位信号被施加到D型触发器电路20的清零CLR输入。 

第一电流源24、晶体管28、电容器C0、电压比较器电路30以及参考电压发生器电路32一起用作配置用于设置周期信号chgb内的脉冲的长度(宽度)的定时电路。对参考电压Vref的值、电容器C0的值以及电流I₀的选择共同影响用于信号chgb的脉冲宽度的设置。 

电路10进一步包括第二电流源34，该第二电流源34连接到Vdd参考电压节点并配置用于输出电流I₁。将电流I₁供应给节点36。N沟道MOS晶体管38的漏极端子耦合到节点36。晶体管38的源极端子连接到节点40(在节点40处，生成输出(经缓冲的)斜坡信号ss_buf)。晶体管38的栅极端子耦合用于从D型触发器电路20的 

输出接收信号chgb。N沟道MOS晶体管42的漏极端子耦合到节点36。晶体管38的源极端子连接到节点44(在节点44处，生成未缓冲的斜坡信号ss)。晶体管42的栅极端子耦合用于接收信号chg。如图所示，信号chg由反相电路46生成，该反相电路46具有耦合用于从D型触发器电路20的 

输出接收信号chgb的输入。反相电路46的作用是在chgb信号与chg信号的切换时刻之间引入微小的延迟。如果不需要该延迟，则可以作为替代地从D型触发器电路20的Q输出获得信号chg。可以在chgb信号与晶体管38和42的栅极之间添加附加的电路，以便用于减小电荷注入和解决时钟馈通的目的。节点44经由非反相缓冲器电路48耦合到节点40，该非反相缓冲器电路48具有耦合到节点44的输入和耦合到节点40的输出。第二电容器C1耦合在节点44与接地参考电压节点之间。 

第二电流源34、晶体管38、晶体管42、反相电路46以及电容器C1一起用作可响应于所接收的周期信号chgb而操作以产生斜坡电压信号的连续模式充电电路。 

现在将参考图2中示出的时序图来描述电路10的操作。接收时钟信号Fsw。可编程除法电路14对时钟信号Fsw进行分割以生成分割后的时钟信号CLK(具有值Fsw/n)。在图2中所图示的示例中，n＝8。当由D型触发器电路20的 

输出生成的chgb信号为逻辑高时，晶体管28被接通并且这将第一电容器旁路到接地。节点26处的Vsaw电压相应地被接地。然而，与D型触发器电路20对CLK信号的上升边缘(100)的检测一致，由D型触发器电路20的 

输出生成的chgb信号变为释放由晶体管28提供的旁路的逻辑低(102)，并且使得第一电流I₀可以对电容器C0充电。从恒流源对电容器C0 的该充电产生了Vsaw电压的线性增加(参考标号104)。比较器30将Vsaw电压与参考电压Vref进行比较。当Vsaw电压达到参考电压Vref(比较阈值)时，比较器30的输出改变状态并且复位信号被施加到D型触发器电路20的CLR输入。这使得D型触发器电路20的 

输出的状态从逻辑低改变到逻辑高(chgb信号参考标号106)。然后，晶体管28接通并将Vsaw电压钳位到接地(参考标号108)。 

因此，将理解前述操作以生成周期信号chgb，该周期信号chgb的占空比由第一电流I₀、电容器C0的电容以及参考电压Vref(比较阈值)的值确定。周期信号chgb的周期由时钟信号Fsw的速率和所选择的除数值n确定。 

当D型触发器电路20的 

输出(信号chgb)的状态从逻辑高改变到逻辑低(参考标号102)时，信号chg的状态由于反相器的操作而从逻辑低改变到逻辑高(参考标号110)(具有图2中未示出的微小延迟)。当信号chg变为高时，这接通晶体管42并且使得第二电流I₁可以对电容器C1充电。从恒流源对电容器C1的该充电产生了节点44处的ss电压的线性增加(参考标号112)。缓冲器48将ss电压从节点44传递到节点40处的ss_buf输出。在该时间期间，信号chgb为逻辑低，因此晶体管38被关断(其将节点40从第二电流源断开)。当D型触发器电路20的 

输出(信号chgb)的状态随后从逻辑低改变到逻辑高(参考标号106)时，信号chg的状态从逻辑高改变到逻辑低(参考标号114)。此时，晶体管42关断(从而将节点44和第二电容器C1从第二电流源断开)，并且晶体管38接通(从而将节点40连接到第二电流源)。由晶体管38形成的连接将ss(ss_buf)电压施加到节点36。这使得第二电流源可以在“连续模式”下操作并可以减小节点44处的由于晶体管切换操作而引起的尖峰和噪声。 

然后，重复前述过程，因为信号chgb和chg是周期性的。重要的并且与针对第一电容器C0的操作不同的是，在每个循环之后没有使第二电容器C 1放电的操作。相反，节点44处的ss电压将基本上 被电容器C1维持(参考标号116)(当信号chgb为逻辑高并且信号chg为逻辑低时)。随着过程的每次重复，由于信号chgb和chg的循环，晶体管42被接通以使得第二电流源可以将附加的电流提供给节点44，以便存储在电容器C1中并从而增加(参考标号112)节点44处的ss电压。利用信号ss在节点42处产生阶梯状增加的电压，并且利用信号ss_buf在电路10的输出处产生阶梯状增加的电压。该作用基本上在于从电路中产生高度线性增加的电压斜坡信号(一般地由虚线118表示)。输出信号ss_buf将继续增加，直到达到用于该电路的电源电压Vdd为止。可以将Vdd电压的值改变为具有驱动器能力的任何参考电压值。 

通过匹配第一电流源和第二电流源，并且进一步通过匹配第一电容器和第二电容器，可以保证电路在操作中在用于周期信号chgb的每个循环中将产生ss_buf输出电压的基本上恒定的增加。因此，电路10将不受工艺角的影响。 

当比较器30中的延迟最小化时，电路10的操作是最佳的。 

作为示例性实现，已经利用等于20μA的第一电流I₀、等于0.5μA的第二电流I₁、等于2pF的C0以及等于40pF的C1来对电路10进行了测试。本领域技术人员应当认识到，示例性电容值使得可以将电容器与另一个电路集成，因此避免了对外部电容器连接的需要。这一示例性配置中的电路进行周期信号chgb的800次循环来使ss_buf信号斜升以达到其最终电压。 

另外，电路10相对来说不受操作温度改变的影响。图3示出了在三个不同温度(-40、25和150度)生成输出信号ss_buf时电路10的基本上一样的性能。跨温度范围的斜升时间的偏差大约为255μsec。 

应当注意，改变时钟除数n会产生斜坡斜率的对应改变。通过控制电路18所选择的n的值越小，斜坡斜率值越大。 

电路10的优选用途是作为用于软起动电路功能性中的一次斜坡发生器电路，其中输出ss_buf信号是用于在启动时必须斜升的下游 电路的电源电压。然而，应当认识到，电路10可以具有其他用途。 

此外，虽然在图1中图示为生成一次斜坡信号，但本领域技术人员应当理解，该电路可以用作锯齿波形发生器。参考图4。在这种实现中，可以跨第二电容器C1添加旁路晶体管50，并且该旁路晶体管50被比较器52功能性(类似于用比较器30示出的那样)驱使以在每次ss_buf信号斜坡电压达到由电压参考54(比较阈值)设置的特定阈值时使由电容器C1所存储的电压放电。此外，在该锯齿波形发生器实现中，可以使用控制电路来通过改变除数n值而调节第二电容器处存储的增加的电压的斜率。 

虽然以上针对生成上升斜坡信号而进行了描述，但本实用新型并不因此受限，并且在此描述的概念和实现可以作为替代地用于生成下降的斜坡信号。作为对使为了生成上升斜坡而提供的电容器充电的替代，这种配置将取而代之地操作用于使电容器放电。换言之，该电路将操作用于生成固定脉冲信号以使电容器放电。这种配置在图5中示出，其中类似的参考标号指代相同或类似的部分。至于差异，图5的电路包括操作用作耦合在中间节点136与更低的电压参考(接地)之间的电流吸收器的电流源134。可以通过如图所示的电流镜像布置来实现电流源134。晶体管142源极-漏极耦合在中间节点136与节点44(在节点44处，生成未缓冲的斜坡信号ss)之间。晶体管142的栅极端子耦合用于从D型触发器电路20的 

输出接收信号chgb。晶体管138源极-漏极耦合在中间节点136与节点140(在节点140处，生成经缓冲的斜坡信号ss_buf)之间。晶体管138的栅极端子耦合用于从D型触发器电路20的 输出接收信号chgb。如图所示，信号chgb由反相电路46生成，该反相电路46具有耦合用于从D型触发器电路20的 输出接收信号chg的输入。晶体管160源极-漏极耦合在节点144与更高的参考电压(Vdd)之间。晶体管160的栅极端子耦合用于接收控制信号“short”，该控制信号“short”在对电容器C1充电的循环开始时接通晶体管160并且在节点140处产生高输出。然后，该“short”信号关断晶体管160，并且该电路操 作用于在输出节点140处产生负斜坡。 

参考图6中示出的时序图，可以更好地理解图5的电路的操作。一般操作类似于图1的电路的操作(参考图2)，只不过周期信号chgb和chg的作用是控制电容器C1的台阶状放电(而不是如图1的电路操作中那样增加)。同样，图5中的电路类似于图1中的电路以连续模式操作。控制电路18对n的选择实现对下降斜坡信号的斜率的控制。 

此外，虽然在图5中图示为生成一次斜坡信号，但本领域技术人员应当理解，该电路可以用作锯齿波形发生器。在这种实现中，传感电路将操作用于感测输出信号下降到阈值以下，并且响应于此而激活控制信号“short”以接通晶体管160并通过将电容器C1充电回到更高的参考电压而开始新的循环。用于这种操作的电路将类似于图4中示出的比较器和控制反馈电路，只不过比较操作将配置用于感测输出信号下降到阈值以下。 

应当理解，实现为上升斜坡发生器的电路可以用于降压和升压软起动电路中。应当进一步理解，实现为下降斜坡发生器的电路可以用于降压和升压软起动电路中。 

前述描述已经通过示例性和非限制性示例的方式提供了对本实用新型示例性实施例的完整和信息丰富的描述。然而，当结合附图和所附权利要求书而阅读时，考虑到前述描述，各种修改和调整对于本领域技术人员可以变得明显。然而，对本实用新型的阐述的所有这种和类似的修改仍将在所附权利要求书中所限定的本实用新型的范围内。 

Claims (25)

1.一种集成电路，其特征在于，所述电路包括：

第一电流发生器，耦合在第一参考电压节点与第一中间节点之间；

第一晶体管源极-漏极，耦合在所述第一中间节点与第二中间节点之间；

第二晶体管源极-漏极，耦合在所述第一中间节点与输出节点之间；

缓冲器电路，具有耦合到所述第二中间节点的输入和耦合到所述输出节点的输出；以及

第一电容，耦合在所述第二中间节点与第二参考电压节点之间；

其中所述第一晶体管具有耦合用于接收周期信号的栅极并且所述第二晶体管具有耦合用于接收所述周期信号的互补信号的栅极。

2.根据权利要求1的集成电路，其特征在于，所述电路进一步包括配置用于生成所述周期信号的互补信号的反相电路。

3.根据权利要求1的集成电路，其特征在于，所述电路进一步包括配置用于生成所述周期信号的发生器电路，所述发生器电路包括：

逻辑电路，配置用于感测时钟信号的边缘并将所述周期信号从第一逻辑状态改变为第二逻辑状态，并且进一步可操作用于对复位信号进行响应并将所述周期信号从所述第二逻辑状态改变回所述第一逻辑状态；以及

定时电路，配置用于生成所述复位信号。

4.根据权利要求3的集成电路，其特征在于，所述逻辑电路包括触发器电路，所述触发器电路具有配置用于接收所述时钟信号的时钟输入、配置用于生成所述周期信号的输出以及配置用于接收所述复位信号的复位输入。

5.根据权利要求4的集成电路，其特征在于，所述电路进一步 包括：

除法电路，所述除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将所述时钟信号生成为所述源时钟信号的除以n的版本，以便施加到所述时钟输入。

6.根据权利要求5的集成电路，其特征在于，所述电路进一步包括配置用于向所述除法电路供应n的值的控制电路。

7.根据权利要求4的集成电路，其特征在于，所述触发器电路包括D型触发器。

8.根据权利要求3的集成电路，其特征在于，所述定时电路包括：

第二电流发生器，耦合在所述第一参考电压节点与第三中间节点之间；

第三晶体管源极-漏极，耦合在所述第三中间节点与所述第二参考电压节点之间，所述第三晶体管具有配置用于接收所述周期信号的栅极；

第二电容，耦合在所述第三中间节点与所述第二参考电压节点之间；以及

第一比较器电路，具有耦合到所述第三中间节点的第一输入、配置用于接收第一阈值的第二输入以及配置用于生成所述复位信号的输出。

9.根据权利要求3的集成电路，其特征在于，所述电路进一步包括：

除法电路，所述除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将所述时钟信号生成为所述源时钟信号的除以n的版本。

10.根据权利要求9的集成电路，其特征在于，所述电路进一步包括配置用于向所述除法电路供应n的值的控制电路。

11.根据权利要求1的集成电路，其特征在于，所述电路进一步包括： 

第四晶体管源极-漏极，耦合在所述第二中间节点与所述第二参考电压节点之间；以及

第二比较器电路，具有耦合到所述输出节点的第一输入、配置用于接收第二阈值的第二输入以及配置用于生成用于施加到所述第四晶体管的栅极的信号的输出。

12.一种集成电路，其特征在于，所述电路包括：

逻辑电路，配置用于感测时钟信号的边缘并将输出周期信号从第一逻辑状态改变为第二逻辑状态，并且进一步可操作用于对复位信号进行响应并将所述输出周期信号从所述第二逻辑状态改变回所述第一逻辑状态；以及

定时电路，配置用于生成所述复位信号。

13.根据权利要求12的集成电路，其特征在于，所述逻辑电路包括触发器电路，所述触发器电路具有配置用于接收所述时钟信号的时钟输入、配置用于生成所述周期信号的输出以及配置用于接收所述复位信号的复位输入。

14.根据权利要求13的集成电路，其特征在于，所述电路进一步包括：

除法电路，所述除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将所述时钟信号生成为所述源时钟信号的除以n的版本，以便施加到所述时钟输入。

15.根据权利要求14的集成电路，其特征在于，所述电路进一步包括配置用于向所述除法电路供应n的值的控制电路。

16.根据权利要求13的集成电路，其特征在于，所述触发器电路包括D型触发器。

17.根据权利要求12的集成电路，其特征在于，所述定时电路包括：

第一电流发生器，耦合在第一参考电压节点与第一中间节点之间；

第一晶体管源极-漏极，耦合在所述第一中间节点与第二参考电 压节点之间，所述第一晶体管具有配置用于接收所述周期信号的栅极；

第一电容，耦合在所述第一中间节点与所述第二参考电压节点之间；以及

第一比较器电路，具有耦合到所述第一中间节点的第一输入、配置用于接收第一阈值的第二输入以及配置用于生成所述复位信号的输出。

18.根据权利要求17的集成电路，其特征在于，所述电路进一步包括：

第二电流发生器，耦合在所述第一参考电压节点与第二中间节点之间；

第二晶体管源极-漏极，耦合在所述第二中间节点与第三中间节点之间；

第三晶体管源极-漏极，耦合在所述第二中间节点与输出节点之间；

缓冲器电路，具有耦合到所述第三中间节点的输入和耦合到所述输出节点的输出；

第二电容，耦合在所述第三中间节点与所述第二参考电压节点之间；

其中所述第二晶体管具有耦合用于接收所述周期信号的栅极并且所述第三晶体管具有耦合用于接收所述周期信号的互补信号的栅极。

19.根据权利要求18的集成电路，其特征在于，所述电路进一步包括配置用于生成所述周期信号的互补信号的反相电路。

20.根据权利要求18的集成电路，其特征在于，所述电路进一步包括：

第四晶体管源极-漏极，耦合在所述第二中间节点与所述第二参考电压节点之间；以及

第二比较器电路，具有耦合到所述输出节点的第一输入、配置用 于接收第二阈值的第二输入以及配置用于生成用于施加到所述第四晶体管的栅极的信号的输出。

21.根据权利要求12的集成电路，其特征在于，所述电路进一步包括：

除法电路，所述除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将所述时钟信号生成为所述源时钟信号的除以n的版本。

22.根据权利要求21的集成电路，其特征在于，所述电路进一步包括配置用于向所述除法电路供应n的值的控制电路。

23.一种集成电路，其特征在于，所述电路包括：

第一电容器；

第一晶体管；

第一电流发生器，可操作用于通过所述第一晶体管向所述第一电容器提供电流，其中所述第一晶体管由周期信号的互补信号进行栅极控制；

缓冲器，配置用于将存储在所述第一电容器上的斜坡电压缓冲到输出节点作为斜坡输出信号；

第二晶体管，配置用于将所述输出节点耦合到所述第一电流发生器，其中所述第二晶体管由所述周期信号进行栅极控制；

触发器，具有配置用于从输入时钟信号和复位信号生成所述周期信号的输出；

第二电流源；

第二电容器，由所述第二电流源充电；

第三晶体管，配置用于响应于所述周期信号而使所述第二电容器放电；以及

比较器电路，可操作用于将所述第二电容器上的电压与参考量进行比较并生成所述复位信号。

24.根据权利要求23的集成电路，其特征在于，所述电路进一步包括： 

除法电路，所述除法电路具有输入和输出，该输入配置用于接收源时钟信号，该输出配置用于将所述输入时钟信号生成为所述源时钟信号的除以n的版本。

25.根据权利要求24的集成电路，其特征在于，所述电路进一步包括配置用于向所述除法电路供应n的值的控制电路。 

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