CN202720630U - 除法器逻辑电路 - Google Patents

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CN202720630U CN 201120494004 CN201120494004U CN202720630U CN 202720630 U CN202720630 U CN 202720630U CN 201120494004 CN201120494004 CN 201120494004 CN 201120494004 U CN201120494004 U CN 201120494004U CN 202720630 U CN202720630 U CN 202720630U
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杨修
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Abstract

一种除法器逻辑电路，用于求得被除数M与除数N的商S，其包括一输入商S的估计值
Figure DEST_PATH_IMAGE002
的第一常数输入端、一第一加法器、一输入定值M-N*的第二常数输入端、一输入底数
Figure DEST_PATH_IMAGE004
-N的底数输入端、至少一整数次乘方器、一右移移位寄存器、一第二加法器及一乘法器，
Figure 69600DEST_PATH_IMAGE004
为最接近N的标准幂值，=2
Figure DEST_PATH_IMAGE006
，整数次乘方器确定以
Figure 62012DEST_PATH_IMAGE004
-N为底数，以i-1为指数的定值，h、i为自然数，右移移位寄存器将整数次乘方器确定的定值做右移h*i位的移位处理后传至第二加法器，乘法器将第二加法器传送的数值与第二常数输入端输入的定值相乘，第一加法器将第一常数输入端输入的定值与乘法器传送的数值相加后输出商S。本实用新型精度较高。

Description

除法器逻辑电路
技术领域
本实用新型涉及一种数字逻辑电路，尤指一种高精度且易于实现的单时钟除法器逻辑电路。
背景技术
在数字逻辑电路的设计领域里，除法器逻辑电路的实现一直是一个难题，尤其是需要在一个时钟内实现的除法器逻辑电路更是尤为困难。
在现有的数字除法器逻辑电路中，如果除数是一个标准的幂值，即除数是2的整数次方时，只需将被除数右移相应的位数即可。但是，当除数不是一个标准的幂值时，常见的做法是用除数去循环减被除数，根据循环的次数来求得商的整数部分。这样，就基本上不可能在一个时钟内实现除法器逻辑电路。因此，有必要提供一种高精度且易于实现的单时钟除法器逻辑电路。
发明内容
鉴于以上内容，有必要提供一种高精度且易于实现的单时钟除法器逻辑电路。
一种除法器逻辑电路，用于求得一被除数M与一除数N的商S，所述除法器逻辑电路包括一用于输入一商S的估计值                                               
Figure DEST_PATH_IMAGE002
的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N*
Figure 451260DEST_PATH_IMAGE002
的第二常数输入端、一用于输入一底数
Figure DEST_PATH_IMAGE004
-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器，其中
Figure 243766DEST_PATH_IMAGE004
为一最接近所述除数N的标准幂值，
Figure 961187DEST_PATH_IMAGE004
=2
Figure DEST_PATH_IMAGE006
，h为自然数，所述整数次乘方器确定以
Figure 294079DEST_PATH_IMAGE004
-N为底数，以i-1为指数的定值，其中i为自然数，所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器，所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器，所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。
优选地，所述整数次乘方器与所述右移移位寄存器的个数均为t，其中t为自然数。
优选地，所述t个整数次乘方器分别确定以
Figure 43205DEST_PATH_IMAGE004
-N为底数，依次以0至i-1为指数的定值。
优选地，所述t个右移移位寄存器分别将每一对应的整数次乘方器确定的定值做右移移位处理，依次由右移h位至右移h*i位，即可以分别求出以每一整数次乘方器确定的定值作为被除数，
Figure DEST_PATH_IMAGE008
作为除数的数值。
相对现有技术，本实用新型除法器逻辑电路可在单时钟内计算出被除数M与除数N的商S，结构简单、精度较高且易于实现。
附图说明
图1为本实用新型除法器逻辑电路较佳实施方式的逻辑电路示意图。
具体实施方式
请参阅图1，本实用新型除法器逻辑电路较佳实施方式用于求得一被除数M与一除数N的商S，该除法器逻辑电路包括一第一常数输入端、一与该第一常数输入端相连的第一加法器、一第二常数输入端、一底数输入端、一与该底数输入端相连的若干个整数次乘方器、一与每一个整数次乘方器对应相连的右移移位寄存器、一与每一个右移移位寄存器相连的第二加法器及一与该第一加法器、该第二加法器及该第二常数输入端相连的乘法器。该整数次乘方器与该右移移位寄存器的个数均为t，t为自然数。
该第一常数输入端用于输入一商S的估计值
Figure 8067DEST_PATH_IMAGE002
；该第二常数输入端用于输入一定值M-N*
Figure 144650DEST_PATH_IMAGE002
；该底数输入端用于输入一底数
Figure 751212DEST_PATH_IMAGE004
-N，其中
Figure 682259DEST_PATH_IMAGE004
为一最接近N的标准幂值，
Figure 374271DEST_PATH_IMAGE004
=2
Figure 111283DEST_PATH_IMAGE006
，h为自然数；该若干个整数次乘方器分别用于确定以
Figure 572351DEST_PATH_IMAGE004
-N为底数，依次以0至i-1为指数的定值，其中i为自然数；该若干个右移移位寄存器分别用于将每一对应的整数次乘方器确定的定值做右移移位处理，依次由右移h位至右移h*i位，即可以分别求出以每一整数次乘方器确定的定值作为被除数，
Figure 936949DEST_PATH_IMAGE004
作为除数的数值；该第二加法器用于将每一右移移位寄存器输出的数值相加后送至该乘法器；该乘法器用于将该第二加法器传送的数值与该第二常数输入端输入的定值相乘后送至该第一加法器；该第一加法器用于将该第一常数输入端输入的定值与该乘法器传送的数值相加，该第一加法器输出的数值即为被除数M与除数N的商S。
本实用新型除法器逻辑电路较佳实施方式的工作原理如下：
在表达式S = M / N中，M与N是已知的两个数，需要根据这两个数求出S。首先，我们给出一个商的估计值
Figure 329064DEST_PATH_IMAGE002
，再找出一个最接近N的标准幂值
Figure 972535DEST_PATH_IMAGE004
，同时假设商为
Figure DEST_PATH_IMAGE010
，根据该除法器逻辑电路可以得到
Figure 183068DEST_PATH_IMAGE010
的表达式如下：
Figure DEST_PATH_IMAGE012
  
Figure DEST_PATH_IMAGE014
根据上面的表达式可以知道
Figure 787356DEST_PATH_IMAGE010
与S的误差为：
Figure DEST_PATH_IMAGE016
由此可见：
（1）当商的估计值
Figure 762044DEST_PATH_IMAGE002
与标准值S越接近，那么误差
Figure DEST_PATH_IMAGE018
就越小；
（2）当标准幂值
Figure 73071DEST_PATH_IMAGE004
与除数N越接近，同时该整数次乘方器与该右移移位寄存器的个数t越大，即修正因子的数目t越大，那么误差
Figure 782401DEST_PATH_IMAGE018
就越小。
同时从上面
Figure 670723DEST_PATH_IMAGE010
的表达式可以看出，的每一项都是逻辑电路能够轻易实现的，因此
Figure 781078DEST_PATH_IMAGE010
是可以在单时钟内计算出来的，只需根据精度要求，选择合适的
Figure 658380DEST_PATH_IMAGE002
、
Figure 33997DEST_PATH_IMAGE004
和t即可。当误差
Figure 392298DEST_PATH_IMAGE018
很小时，
Figure 802550DEST_PATH_IMAGE010
与S近似相等，即该第一加法器输出的数值即为被除数M与除数N的商S。
比如一个电路需要计算
Figure DEST_PATH_IMAGE020
，估计S的结果在450左右，假设采用标准幂值128，修正因子的数目t为3，那么
Figure 853683DEST_PATH_IMAGE010
的表达式如下所示：；
当M=56250时：
Figure DEST_PATH_IMAGE024
；
Figure DEST_PATH_IMAGE026
；
当M=56200时：
Figure DEST_PATH_IMAGE028
；
；
当M=52000时：
Figure DEST_PATH_IMAGE032
；
Figure DEST_PATH_IMAGE034
；
当M=60000时：
Figure DEST_PATH_IMAGE036
；
Figure DEST_PATH_IMAGE038
；
由此可见，通过本实用新型除法器逻辑电路较佳实施方式计算出的数值精度较高且易于实现。
本实用新型除法器逻辑电路只需根据精度要求，选择合适的
Figure 277449DEST_PATH_IMAGE002
、
Figure 439440DEST_PATH_IMAGE004
和t即可在单时钟内计算出被除数M与除数N的商S，结构简单、精度较高且易于实现。

Claims (2)

1.一种除法器逻辑电路，用于求得一被除数M与一除数N的商S，其特征在于：所述除法器逻辑电路包括一用于输入一商S的估计值 
Figure DEST_PATH_187252DEST_PATH_IMAGE001
的第一常数输入端、一与所述第一常数输入端相连的第一加法器、一用于输入一定值M-N*
Figure DEST_PATH_478294DEST_PATH_IMAGE001
的第二常数输入端、一用于输入一底数
Figure DEST_PATH_RE-DEST_PATH_IMAGE002
-N的底数输入端、至少一与所述底数输入端相连的整数次乘方器、一与所述整数次乘方器相连的右移移位寄存器、一与所述右移移位寄存器相连的第二加法器及一与所述第一加法器、所述第二加法器及所述第二常数输入端相连的乘法器，其中
Figure DEST_PATH_762426DEST_PATH_IMAGE002
为一最接近所述除数N的标准幂值，
Figure DEST_PATH_406903DEST_PATH_IMAGE002
=2
Figure DEST_PATH_470542DEST_PATH_IMAGE003
，h为自然数，所述整数次乘方器确定以-N为底数，以i-1为指数的定值，其中i为自然数，所述右移移位寄存器将所述整数次乘方器确定的定值做右移h*i位的移位处理后传送至所述第二加法器，所述乘法器将所述第二加法器传送的数值与所述第二常数输入端输入的定值相乘后送至所述第一加法器，所述第一加法器将所述第一常数输入端输入的定值与所述乘法器传送的数值相加后输出所述被除数M与所述除数N的商S。
2.如权利要求1所述的除法器逻辑电路，其特征在于：所述整数次乘方器与所述右移移位寄存器的个数均为t，其中t为自然数。
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* Cited by examiner, † Cited by third party
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CN102508633A (zh) * 2011-12-02 2012-06-20 四川和芯微电子股份有限公司 除法器逻辑电路及实现除法器逻辑电路的方法
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