CN202334493U

CN202334493U - 高速跳频宽带频率合成器

Info

Publication number: CN202334493U
Application number: CN2011204165043U
Authority: CN
Inventors: 严忠; 陈海军; 黄华东; 王昌平; 黄祥; 梅红波; 余华庆; 门群利; 黄冬泉; 喻晖; 宋锟; 屈蓉; 廖敏
Original assignee: Wuhan Zhongyuan Mobilcom Engineering Co Ltd
Current assignee: Wuhan Zhongyuan Mobilcom Engineering Co Ltd
Priority date: 2011-10-26
Filing date: 2011-10-26
Publication date: 2012-07-11
Anticipated expiration: 2021-10-26

Abstract

本实用新型为高速跳频宽带频率合成器，包括有接口与FPGA控制电路单元1，锁相环电路单元2，环路滤波器、压控振荡器与缓冲放大器电路单元3，射频开关与射频输出接口单元4，依次设置于印制电路板上，连同屏蔽罩5相结合构成一个整体。其基本设计思想是，将本振频率提高，降低整个压控振荡器的覆盖系数，从而达到宽频带覆盖的目的；将可变本振采用双环路实现，跳频时进行交错切换，满足了高速跳频的要求；同时，采用Δ∑补偿的小数分频技术，实现了高分辨率和较好的频谱特性；选用大规模集成电路，实现了小型化；更为重要的是运用可编程器件，简化了硬件设计的复杂程度；具有结构简单、设计合理、工作可靠、灵活快捷、适用性强等特点。

Description

高速跳频宽带频率合成器

技术领域

本实用新型涉及一种频率合成器，特别是一种可供多频段跳频通信系统工作使用的高速跳频宽带频率合成器。

背景技术

随着无线通信技术的高速发展以及软件无线电理念的不断加深，无线通信设备进入了一个高速发展时期。一种用一个平台实现多频段、多模式、多功能的中高速跳频电台已经问世。它的出现不仅取代了传统的单一频段、单一模式、不同功能的电台进行无线通信；而且具有强大的抗干扰能力和组网能力，可以完成多个频段、不同无线网络之间，以及无限与有线网络之间的组网、数据接入、交换和路由功能。

跳频宽带频率合成器是跳频通信系统的心脏，它的各项性能指标对跳频通信系统具有决定性的影响。要想实现一个较好的跳频通信系统，对跳频宽带频率合成器的研究和实现就显得尤为重要。以往，通常采用多个独立频率合成器进行切换来实现多频段工作，其电路复杂繁多，可靠性差、体积庞大，且支持的跳频速率较低；如何实现宽频带覆盖以及满足高速跳频的宽带频率合成器，这对于实现宽带高速跳频电台来说，成为亟待解决的一个重要课题。

实用新型内容

本实用新型的目的就是为了解决上述已有技术存在的问题，提供一种结构简单，设计合理，工作可靠可供多频段跳频通信系统工作使用的高速跳频宽带频率合成器。

为了达到上述目的，本实用新型采用的技术方案是：

一种高速跳频宽带频率合成器，包括有接口与FPGA控制电路单元1，锁相环电路单元2，环路滤波器、压控振荡器与缓冲放大器电路单元3，射频开关与射频输出接口单元4，依次设置于印制电路板上，连同屏蔽罩5相结合构成一个整体。其中：

所述接口与FPGA控制电路单元(1)包括有1个J1控制接口(1.2)和1个U1FPGA大规模可编程阵列(1.1)；且J1控制接口(1.2)的第18、19、20、22脚，依次分别与U1FPGA大规模可编程阵列(1.1)的第60、43、42、65脚相连接。

所述锁相环电路单元2又包含有2个锁相环芯片U2和U3，构成3个独立锁相环PLL1、PLL2、PLL3；且PLL1、PLL2为一本振锁相环，PLL3为二本振锁相环，其中锁相环PLL2、PLL3集成于同一芯片U3中。

本实用新型的基本设计思想是，将本振频率提高，降低整个压控振荡器的覆盖系数，从而达到宽频带覆盖的目的；将可变本振采用双环路实现，跳频时进行交错切换，从而使得本振的频率切换满足高速跳频的要求。

本实用新型的具体设计方案是：一本振采用双锁相环构成。在定频工作时由PLL2锁相环工作，PLL1锁相环关断；在跳频工作时，PLL1、PLL2双环同时交替工作，且每个锁相环工作在相邻跳的频率点，通过射频开关切换频率；而PLL3锁相环产生二本振信号。双锁相环电路U2、U3均为Δ∑补偿技术的小数分频芯片。频率合成器控制部分电路采用大规模集成电路FPGA实现。

本实用新型的工作过程是：首先经接口与FPGA控制电路单元1 接收由系统送过来的频率控制字信息后，经过内部程序运算转换成各锁相环工作时所需要的控制信息并送到各锁相环电路，由锁相环内部电路锁存工作状态，并工作在系统所需要的状态下；当接收到新频率的控制信息时，工作状态随着进行变化。当定频工作时，一本振PLL1环中的压控振荡器是断电的，从而减少整机的耗电；跳频工作时，当一本振PLL2环工作在当前频率，一本振PLL1环则工作在下一跳的频率；以此类推双环不断进行切换。

本实用新型基于采用了型号为APA150-TQ100I的大规模可在线编程门阵列(FPGA)。它完成了本实用新型所有控制功能。它使用了Flash框架，可以通过JTAG接口程序的下载，可以随时对程序进行更新及加注；且设计的更新而无需对硬件进行更改，使设计变得十分便捷。

本实用新型所用的锁相环电路型号为LMX2485，它采用了目前先进的Δ∑的小数补偿技术。小数分频技术解决了锁相环频率合成器中的频率分辨率和转换时间的矛盾，但是却引入了严重的相位噪声，Δ∑调制器对噪声具有整形的功能，因而将多阶的Δ∑调制器用于小数分频补偿技术中很好地解决了相位噪声的问题；使得小数分频的锁相环电路也可以得到较纯的频谱特性。

本实用新型为在实施满足频率快速切换，采用了开关乒乓切换的工作原理，即当PLL1环工作时，PLL2环已经准备好下一跳的工作频率，通过开关切换达到频率的快速切换；切换时间为开关时间以及功率建立时间，开关时间启动时间为纳秒级，加上功率建立时间也仅为十微秒左右，完全能够满足高速跳频的要求。

总之，本实用新型在频带宽达480MHz的频带范围内，实现了频率快速切换的宽带高速跳频频率合成，满足宽带高速跳频电台的要求。通过乒乓切换实现了频率的快速切换，采用小数分频技术以及Δ∑的小数补偿技术，实现了高分辨率以及较好的频谱特性；选用大规模集成电路以及体积小、高集成度的锁相环电路，实现了小型化、集成化，更为重要的是运用可编程器件，简化了硬件设计的复杂程度。具有结构简单、使用方便、设计合理、工作可靠、灵活快捷、适用性强等特点。

附图说明

图1本实用新型电原理图；

图2本实用新型印制板布局图。

图中符号说明：

1是接口与FPGA控制电路单元；

2是锁相环电路单元；

3是环路滤波器、压控振荡器与缓冲放大器电路单元；

4是射频控制开关与射频输出接口单元；

5是屏蔽罩。

1.1是U1大规模可编程阵列FPGA，型号为APA150-TQ100I；

1.2是J1控制信号接口。

2.1是U2一本振跳频锁相环，型号为LMX2485；

2.2是U3一本振以及二本振锁相环，型号为LMX2485。

3.1是Z1、Z2一本振环路滤波器；

3.2是VCO1、VCO2一本振压控振荡器，型号为VL1500；

3.3是U4、U5一本振缓冲放大器；

3.4是Z3二本振环路滤波器；

3.5是VCO3二本压控振荡器，型号为VL1100；

3.6是U6二本振缓冲放大器。

4.1是K1、K2和K3射频切换开关；

4.2是Z4一本振射频输出滤波器；

4.3是J2一本振射频输出接口；

4.4是Z5二本振射频输出滤波器；

4.5是J3二本振射频输出接口。

具体实施方式

请参阅图1、2所示，为本实用新型具体实施例。

结合图1、图2可见：本实用新型包括有接口与FPGA控制电路单元1，锁相环电路单元2，环路滤波器、压控振荡器与缓冲放大器电路单元3，射频开关与射频输出接口单元4，依次设置于印制电路板上，连同屏蔽罩5相结合构成一个整体。其中：

所述屏蔽罩5为2个金属封闭罩盖，分别罩盖住2个锁相环单元，用于有效防止本振频率的泄漏，以确保2个锁相环电路之间的隔离度，既防止本振频率给系统引入不必要的干扰信号；又避免了本振信号不受外界信号的影响，从而获得良好的频谱纯度。

从图1可以看出：

所述接口与FPGA控制电路单元1包括有1个J1控制接口1.2和1个U1 FPGA大规模可编程阵列1.1；且J1控制接口1.2的第18、19、20、22脚，依次分别与U1 FPGA大规模可编程阵列1.1的第60、43、42、65脚相连接。

所述锁相环电路单元2包括有U2锁相环芯片2.1、U3锁相环芯片2.2，构成3个独立锁相环PLL1、PLL2、PLL3；且U2锁相环2.1的第6、7、8、20、10脚依次分别与U1FPGA大规模可编程阵列1.1的第3、2、99、95、98脚对应相连接；U3锁相环2.2的第6、7、8、10、20脚依次分别与U1 FPGA大规模可编程阵列1.1的第85、84、83、82、74脚对应相连接。

所述环路滤波器、压控振荡器、缓冲放大器电路单元3包括有Z1、Z2一本振环路滤波器3.1，VCO1、VCO2一本振压控振荡器3.2，U4、U5一本振缓冲放大器3.3，Z3二本振环路滤波器3.4，VCO3二本振压控振荡器3.5，U6二本振输出放大器3.6；且Z1一本振环路滤波器3.1的第1、2脚分别与U2锁相环电路2.1的第1脚和VCO1一本振压控振荡器3.2的第2脚对应相连接，而VCO1一本振压控振荡器3.2的第10、14脚分别与U2锁相环电路2.1的第4脚和U4一本振缓冲放大器3.3的第1脚对应相连接；Z2一本振环路滤波器3.1的第1、2脚分别与U3锁相环电路2.1的第1脚和VCO2一本振压控振荡器3.2的第2脚对应相连接，而VCO2一本振压控振荡器3.2的第10、14脚分别与U3锁相环电路2.1的第4脚和U5一本振缓冲放大器3.3的第1脚对应相连接；Z3二本振环路滤波器3.4的第1、2 脚分别与U3锁相环电路2.1的第18脚和VCO3二本振压控振荡器3.5的第2脚对应相连接，而VCO3二本振压控振荡器3.2的第10、14脚分别与U3锁相环电路2.1的第13脚和U6一本振缓冲放大器3.6的第1脚对应相连接。

所述射频控制开关与射频输出接口单元4包括有K1、K2和K3射频开关4.1，Z4一本振射频输出滤波器4.2，J2一本振射频输出接口4.3，Z5二本振射频输出滤波器4.4，J3二本振射频输出接口4.5；且K1、K2和K3射频开关4.1的第1、2脚同时与U1FPGA大规模可编程阵列1.1的第91、90脚对应相连接；K1射频开关4.1的第3、5脚分别与K3射频开关4.1的第5脚和U4一本振缓冲放大器3.3的第4脚对应相连接，K2射频开关4.1的第3、8脚分别与K3射频开关4.1的第8脚和U5一本振缓冲放大器3.3的第4脚对应相连接，K3射频开关4.1的第3脚与Z4一本振射频输出滤波器4.2的第1脚相连接，继而Z4一本振射频输出滤波器4.2的第2脚与J2一本振射频输出接口4.3的第5脚相连接；Z5二本振射频输出滤波器4.4的第1、2脚分别与U6一本振缓冲放大器3.6的第4脚和J3二本振射频输出接口4.5的第5脚相连接。

以上实施例，仅为本实用新型的较佳实施例而已，用以说明本实用新型的技术特征和可实施性；同时以上的描述，对于熟知本技术领域的专业人士应可明了并加以实施，因此，其它在未脱离本实用新型所揭示的前提下所完成的等效的改变或修饰，均应包含在本实用新型的权利要求范围之内中。

Claims

1.高速跳频宽带频率合成器，包括有接口与FPGA控制电路单元(1)，锁相环电路单元(2)，环路滤波器、压控振荡器与缓冲放大器电路单元(3)，射频开关与射频输出接口单元(4)，依次设置于印制电路板上，连同屏蔽罩(5)相结合构成一个整体，其特征是：

所述接口与FPGA控制电路单元(1)包括有1个J1控制接口(1.2)和1个U1 FPGA大规模可编程阵列(1.1)；且J1控制接口(1.2)的第18、19、20、22脚，依次分别与U1 FPGA大规模可编程阵列(1.1)的第60、43、42、65脚相连接。

2.如权利要求1所述的高速跳频宽带频率合成器，其特征是：

所述锁相环电路单元(2)包括有U2锁相环芯片(2.1)和U3锁相环芯片(2.2)，构成3个独立锁相环PLL1、PLL2、PLL3；且U2锁相环(2.1)的第6、7、8、20、10脚依次分别与U1 FPGA大规模可编程阵列(1.1)的第3、2、99、95、98脚对应相连接；U3锁相环(2.2)的第6、7、8、10、20脚依次分别与U1 FPGA大规模可编程阵列(1.1)的第85、84、83、82、74脚对应相连接。

3.如权利要求1所述的高速跳频宽带频率合成器，其特征是：

所述环路滤波器、压控振荡器与缓冲放大器电路单元(3)包括有Z1、Z2一本振环路滤波器(3.1)，VCO1、VCO2一本振压控振荡器(3.2)，U4、U5一本振缓冲放大器(3.3)，Z3二本振环路滤波器(3.4)，VCO3二本振压控振荡器(3.5)，U6二本振输出放大器3.6)，其中：

Z1一本振环路滤波器(3.1)的第1、2脚分别与U2锁相环电路(2.1)的第1脚和VCO1一本振压控振荡器(3.2)的第2脚对应相连接，而VCO1一本振压控振荡器(3.2)的第10、14脚分别与U2锁相环电路(2.1)的第4脚和U4一本振缓冲放大器(3.3)的第1脚对应相连接；

Z2一本振环路滤波器(3.1)的第1、2脚分别与U3锁相环电路(2.1)的第1脚和VCO2一本振压控振荡器(3.2)的第2脚对应相连接，而VCO2一本振压控振荡器(3.2)的第10、14脚分别与U3锁相环电路(2.1)的第4脚和U5一本振缓冲放大器(3.3)的第1脚对应相连接；

Z3二本振环路滤波器(3.4)的第1、2脚分别与U3锁相环电路(2.1)的第18脚和VCO3二本振压控振荡器(3.5)的第2脚对应相连接，而VCO3二本振压控振荡器(3.2)的第10、14脚分别与U3锁相环电路(2.1)的第13脚和U6一本振缓冲放大器(3.6)的第1脚对应相连接。

4.如权利要求1所述的高速跳频宽带频率合成器，其特征是：

所述射频控制开关与射频输出接口单元(4)包括有K1、K2和K3射频开关(4.1)，Z4一本振射频输出滤波器(4.2)，J2一本振射频输出接口(4.3)，Z5二本振射频输出滤波器(4.4)，J3二本振射频输出接口(4.5)，其中：

K1、K2和K3射频开关(4.1)的第1、2脚同时与U1 FPGA大规模可编程阵列(1.1)的第91、90脚对应相连接；

K1射频开关(4.1)的第3、5脚分别与K3射频开关(4.1)的第5脚和U4一本振缓冲放大器(3.3)的第4脚对应相连接；

K2射频开关(4.1)的第3、8脚分别与K3射频开关(4.1)的第8脚和U5一本振缓冲放大器(3.3)的第4脚对应相连接；

K3射频开关(4.1)的第3脚与Z4一本振射频输出滤波器(4.2)的第1脚相连接；

Z4一本振射频输出滤波器(4.2)的第2脚与J2一本振射频输出接口(4.3)的第5脚相连接；

Z5二本振射频输出滤波器(4.4)的第1、2脚分别与U6一本振缓冲放大器(3.6)的第4脚和J3二本振射频输出接口(4.5)的第5脚相连接。