CN202153721U

CN202153721U - 具有高精度振荡频率的张弛振荡时钟电路

Info

Publication number: CN202153721U
Application number: CN2011201513139U
Authority: CN
Inventors: 陈利杰
Original assignee: INTERNATIONAL GREEN CHIP (TIANJIN) CO Ltd
Current assignee: Will Semiconductor Ltd
Priority date: 2011-05-13
Filing date: 2011-05-13
Publication date: 2012-02-29
Anticipated expiration: 2021-05-13

Abstract

本实用新型公开了一种具有高精度振荡频率的张弛振荡时钟电路，包括：电流校准电路，用于在变化的校准控制信号的作用下依据输入参考电流，产生变化的振荡电流；以及由张弛振荡电路，用于在来自电流校准电路的变化的振荡电流作用下产生变化的时钟信号。电流校准电路包括提供输入参考电流的输入参考电流输入单元；多个电流镜像单元，流过其中的电流分别和输入参考电流成比例，多个电流镜像单元中的至少一个单元在校准控制信号的控制下通断；其中，校准控制信号反映第一频率和目标频率的差异，振荡电流是流过多个电流镜像单元的电流之和。

Description

具有高精度振荡频率的张弛振荡时钟电路

技术领域

本实用新型涉及包括张弛振荡时钟电路的半导体集成电路领域，尤其涉及一种具有高精度振荡频率的张弛振荡时钟电路。

背景技术

在基于CMOS工艺的时钟电路设计中，常用到以下三种振荡器：晶振，环形振荡器和张弛振荡器。晶振的振荡频率精确但是价格高；环形振荡器的版图面积大，振荡频率高，但稳定性不好；而张弛振荡器具有成本低，无电感，以及电容电阻都能集成到芯片中等优点，但是精度不高，一般认为在1％到10％之间，对工艺参数的变化敏感。尽管张弛振荡器有很多优点，但是其精度限制了它在很多要求严格的领域中的应用。张弛振荡器一般只能工作在较低的频率下，这些限制使得张弛振荡器适合于应用在低成本，低精度的应用中，如音频发生器，报警器，闪光指示灯等。

实用新型内容

有鉴于此，本实用新型的主要目的在于提高张弛振荡器的振荡频率精度，减少工艺偏差对其的影响，扩大其应用的范围。

由此，本实用新型提供一种具有高精度振荡频率的张弛振荡时钟电路，其通过对电流校准电路内部参数的扫描并观测输出的振荡频率，然后确定一组最优的参数并写入寄存器中。

具体地说，本发明提供的具有高精度振荡频率的张弛振荡时钟电路包括：电流校准电路，用于在变化的校准控制信号的作用下依据输入参考电流，产生变化的振荡电流；以及由电容充放电单元、起振单元、逻辑判断单元、逻辑存储单元、输出驱动单元构成的张弛振荡电路，用于在来自电流校准电路的变化的振荡电流作用下产生变化的时钟信号。电流校准电路包括提供输入参考电流的输入参考电流输入单元；多个电流镜像单元，流过其中的电流分别和输入参考电流成比例，多个电流镜像单元中的至少一个单元在校准控制信号的控制下通断；其中，校准控制信号反映第一频率和目标频率的差异，振荡电流是流过多个电流镜像单元的电流之和。

所述张弛振荡电路包括：第一电容充放电单元，在第一逻辑信号的控制下以所述振荡电流对第一电容充放电；第二电容充放电单元，在第二逻辑信号的控制下以所述振荡电流对第二电容充放电；第一逻辑判断单元，用于对第一电容上的电压和基准电压进行比较，以形成第一逻辑控制信号；第二逻辑判断单元，用于对第二电容上的电压和基准电压进行比较，以形成第二逻辑控制信号；以及逻辑存储单元，其与所述第一逻辑判断单元和所述第二逻辑判断单元相连，用于存储第一逻辑控制信号和第二逻辑控制信号，并且由此产生第二逻辑信号和第一逻辑信号，由此形成张驰振荡。

所述张弛振荡电路还包括：第一振荡起振单元和第二振荡起振单元，分别用于与所述第一逻辑判断单元和所述第二逻辑判断单元配合工作。

所述张弛振荡电路包括：输出驱动单元，其与所述逻辑存储单元相连，基于第一逻辑信号和/或第二逻辑信号产生时钟信号。

所述逻辑存储单元构成RS触发器。

所述第一逻辑判断单元和所述第二逻辑判断单元是比较器。

每个所述电流镜单元中的晶体管分别与所述电流输入单元的对应的晶体管在尺寸上成倍数关系。

本实用新型提供一种具有高精度振荡频率的张弛振荡时钟电路，其通过对电流校准电路内部参数的扫描并观测输出的振荡频率，然后确定一组最优的参数并写入寄存器中，提高了张弛振荡器的振荡频率精度，减少工艺偏差对其的影响，扩大张弛振荡电路的应用范围。

附图说明

通过下述优选实施例结合附图的描述，本实用新型的上述及其它特征将会变得更加明显，其中：

图1是根据本实用新型的具有高精度振荡频率的张弛振荡时钟电路的一种实施例的示意图。

图2是根据本实用新型的电流校准电路的一种实施例的示意图。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。

图1是具有高精度振荡频率的张弛振荡时钟电路的一种实施例的示意图。如图1所示，具有高精度振荡频率的张弛振荡时钟电路包括：电流校准电路，用于校准振荡电流；第一和第二电容充放电单元，用于在逻辑信号的控制下在电容上形成振荡所需的线性增加的电压和低电压；逻辑判断单元，用于对充放电电容上的电压进行比较，以判断形成振荡所需逻辑控制信号；逻辑存储单元，其与逻辑判断单元相连，用于存储振荡所需逻辑信号；第一和第二振荡起振单元，用于与逻辑判断单元和逻辑存储单元配合工作确保当电路被复位后，能够正确起振而不是永久处于锁定状态；输出驱动单元，其与逻辑存储单元相连，用于为输出的时钟信号提供驱动能力。

图1中，第一和第二电容充放电单元、逻辑判断单元、逻辑存储单元、第一和第二振荡起振单元、和输出驱动单元原本构成频率精度不高的张驰振荡器。以第一电容先充电为例，在振荡所需逻辑信号的控制下，第一电容充放电单元以振荡电流对第一电容充电；当第一电容充电到基准电压时，逻辑判断单元输出反相的逻辑控制信号，该反相的逻辑控制信号存储到逻辑存储单元中成为逻辑信号。反相后的逻辑信号促使第一电容充放电单元停止对第一电容充电，而改将第一电容放电。反相后的逻辑信号同时促使第二电容充放电单元开始对第二电容充电。当第二电容充电到基准电压时，逻辑控制信号和逻辑信号再次反相，促使第二电容放电，并且对第一电容充电。

前述频率精度不高的张驰振荡器的构成仅属举例，本发明还可以适用于改进和提供其它类型的张驰振荡器的频率精度。图1给出了具有高精度振荡频率的张弛振荡时钟电路的具体电路构成。下文将进一步给予说明。

图1中的第一电容充放电单元包括晶体管141(M_p1)、晶体管143(M_n1)、电容151(C₁)，并且第二电容充放电单元包括晶体管142(M_p2)、晶体管144(M_n2)以及电容152(C₂)。晶体管141为PMOS，其源极接电流校准电路的输出端172，栅极接逻辑存储单元的输出QN，漏极接晶体管143的漏极。晶体管143为NMOS，其漏极接晶体管141的漏极，栅极接逻辑存储单元的输出QN，源极接地电压GND 100。电容151的上极板接晶体管141的漏极，下极板接地电压GND 100。晶体管142为PMOS，其源极接电流校准电路的输出172，栅极接逻辑存储单元的输出Q，漏极接晶体管144的漏极。晶体管144为NMOS，其漏极接晶体管142的漏极，栅极接逻辑存储单元的输出Q，源极接地电压GND 100。电容152的上极板接晶体管142的漏极，下极板接地电压GND 100。电容151与电容152容值相等。

图1中的第一振荡起振单元包括晶体管145(M_p3)、晶体管147(M_n3)，第二振荡起振单元包括晶体管146(M_p4)以及晶体管148(M_n4)。晶体管145为PMOS，其源极接电源电压VDD，栅极接复位信号RESETB，漏极接晶体管147的漏极并且与电容充放电单元的第一电容的上极板相连。晶体管147为NMOS，其漏极接晶体管145的漏极，栅极接地电压GND 100，源极接地电压GND 100。晶体管146为PMOS，其源极接电源电压VDD 102，栅极接电源电压VDD 102，漏极接晶体管148的漏极并与电容充放电单元的第二电容的上极板相连。晶体管148为NMOS，其漏极接晶体管146的漏极，栅极接复位信号RESET，源极接地电压GND 100。

图1中的逻辑判断单元包括比较器131以及比较器132。比较器131的正相输入端接参考电压VREF，反相输入端接电容充放电单元中电容151的上极板。比较器132的正相输入端接参考电压VREF，反相输入端接电容充放电单元中电容152的上极板。

图1中的逻辑存储单元包括或非门121以及或非门122。或非门121的一个输入接逻辑判断单元比较器131的输出，另一个输入接或非门122的输出QN。或非门122的一个输入接逻辑判断单元比较器132的输出，另一个输入接或非门121的输出Q。或非门121和或非门122构成RS触发器。

图1中的输出驱动单元包括反相器111以及反相器112。反相器111的输入接逻辑存储单元的或非门121的输出Q，输出作为振荡电路的输出OUT101。反相器112的输入接逻辑存储单元的或非门122的输出QN，输出作为振荡电路的输出OUTN 102。其中，当复位信号RESETB为0并且RESET为1时，VC1为高，VC2为低，电容C1 151上极板为高电平，电容C2 152上极板为低电平。此时比较器131输出为0比较器132输出为1，Q为1并且OUT 为0，QN为0并且OUTN为1其中，当复位信号从RESETB为0并且RESET为1变为RESETB为1并且RESET为0后，电路能够正常起振。上述方案中，除电流校准电路170外，剩余部分电路左右完全对称。

图2是电流校准电路的一种实施例的示意图。该电流校准电路包括：电流输入单元U₄、电流缓冲单元U₃、电流输出单元U₂、第一、第二和第三复位单元、第一和第二电源去耦单元以及多个电流镜像单元U₅、U₆、U₇、U₈。

图2的电流输入单元U₄包括晶体管211(M_n2)、晶体管212(M_n3)、晶体管213(M_n4)、晶体管214(M_n5)、晶体管215(M_n6)以及晶体管216(M_n7)。其晶体管211为NMOS，其栅极和漏极相连并通过第一复位单元晶体管221(M_P9)与输入的输入参考电流相连，源极和晶体管212的栅极和漏极相连。其晶体管212为NMOS，其栅极和漏极相连并与晶体管211的源极相连，源极和地电压GND 204相连。其晶体管213为NMOS，其栅极与晶体管211的栅极相连，漏极与电流缓冲单元的晶体管232的漏极相连，源极和晶体管214的漏极相连。其晶体管214为NMOS，其栅极与晶体管212的栅极相连，漏极与晶体管213的源极相连，源极和地电压GND 204相连。晶体管215为NMOS，其栅极与晶体管211的栅极相连，漏极与电流缓冲单元的晶体管234的漏极相连，源极和晶体管216的漏极相连。晶体管216为NMOS，其栅极与晶体管212的栅极相连，漏极与晶体管215的源极相连，源极和地电压GND 204相连。

图2的电流缓冲单元U₃包括晶体管231(M_p1)、晶体管232(M_p2)、晶体管233(M_p3)以及晶体管234(M_p4)。晶体管231为PMOS，其源极接电源电压VDD 203，栅极接电流输入单元晶体管213的漏极，漏极接晶体管232的源极。晶体管232为PMOS，其源极接晶体管231的漏极，栅极接晶体管234的栅极，漏极接晶体管231的栅极。晶体管233为PMOS，其源极接电源电压VDD 203，栅极接晶体管234的栅极，漏极接晶体管234的源极。晶体管234为PMOS，其源极接晶体管233的漏极，栅极接晶体管233的栅极，漏极接电流输入单元晶体管215的漏极。

图2的电流输出单元U₂包括晶体管241(M_p7)以及晶体管242(M_p8)。晶体管241为PMOS，其源极接电源电压VDD 203，栅极接电流缓冲单元晶体管231的栅极，漏极接晶体管242的源极。晶体管242为PMOS，其源极接晶体管241的漏极，栅极接电流缓冲单元晶体管232的栅极，漏极为整个校准单元的电流输出端202。

图2的第一复位单元包括晶体管221(M_p9)，第二复位单元包括晶体管222(M_p6)以及第三复位单元包括晶体管223(M_n8)。其晶体管221为PMOS，其源极接输入参考电流，栅极接复位信号RESET，漏极接电流输入单元晶体管211的漏极。其晶体管222为PMOS，其源极接电源电压VDD 203，栅极接复位信号RESETB，漏极接电流缓冲单元晶体管231的栅极。其晶体管223为NMOS，其漏极接晶体管221的漏极，栅极接复位信号RESET，源极接地电压GND 204。RESETB和RESET是一对相反的信号，当RESETB为0并且RESET为1时关闭所有支路中的电流，当RESETB为1并且RESET为0时电路正常工作。

图2的第一电源去耦单元包括晶体管291(M_p5)并且第二电源去耦单元包括晶体管292(M_n9)。晶体管291为PMOS，其漏极和源极接电源电压VDD 203，栅极接电流缓冲单元晶体管231的栅极。晶体管292为NMOS，其漏极和源极接地电压GND 204，栅极接电流输入单元晶体管212的栅极。

图2的电流镜单元U₅包括晶体管251(M_n10)、晶体管252(M_n11)、晶体管253(M_n12)和传输门254(S₁)。晶体管251为NMOS，其漏极接电流缓冲单元晶体管232的漏极，栅极接传输门254的输出，源极接晶体管252的漏极。晶体管252为NMOS，其漏极接晶体管251的源极，栅极接电流输入单元晶体管212的栅极，源极接地电压GND 204。晶体管253为NMOS，其漏极接晶体管251的栅极，栅极接控制信号S_1p，源极接地电压GND 204。传输门的输入接电流输入单元晶体管211的栅极，输出接晶体管251的栅极，传输门中PMOS的栅极接控制信号S_1p，NMOS的栅极接控制信号S_1n。

图2的电流校准电路包括四个电流镜单元，每个单元中的对应位置的晶体管与电流输入单元的晶体管211和晶体管212在尺寸上成倍数关系。在本例中包括四个并联的电流镜单元U₅、U₆、U₇、U₈，在其它实施例中可以包括更多或更少的电流镜单元。

上述方案中，其电流校准电路中校准控制信号S_1p、S_1n、S_2p、S_2n、S_3p、S_3n、S_4p、S_4n决定对应电流镜U₅、U₆、U₇、U₈导通与否。不同的校准控制信号决定电流镜U₅、U₆、U₇、U₈中的一个或多个的通断。通过电流镜的通断来改变电流校准电路的输出电流，即振荡电流，的大小，从而振荡电路输出时钟信号的频率随之改变。校准时对校准控制信号扫描并观测输出频率，找到与期望的输出频率相对应的最优的校准信号并永久地保存到存储单元中。

例如，在一个实施例中，电流镜U₅、U₆、U₇、U₈中的对应位置的晶体管与电流输入单元的晶体管211和晶体管212在尺寸上成倍数关系分别为1/2、1/4、1/8、1/16，则电流镜U₅、U₆、U₇、U₈导通后其各自的电流分别是输入参考电流的1/2、1/4、1/8、1/16。假设输入参考电流为16个单位，则在电流镜U₅、U₆、U₇、U₈各自导通时分别分配到8、4、2、1个单位的电流。此外，由于晶体管213、214上分配到8个单位的电流，则电流镜U₅、U₆、U₇、U₈全断或全通时，在输入参考电流为16个单位的情况下，输出电流，即振荡电流，分别为8个单位和23(8+8+4+2+1)个单位，从而实现输入参考电流的放大或缩小。例如，在一个实施例中，4位校准信号为1010，对应的电流镜U₅导通，U₆断开，U₇导通，U₈断开，则电流镜U₅和U₇导通的电流和为8+2＝10个单位，从而输出电流为8+8+2＝18个单位。在其它实施例中，可以通过其它对应关系，附加更多或更少的电流镜并且/或者设置不同的尺寸倍数关系，实现不同程度的电流放大和缩小，从而调整输出时钟信号的频率。

以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims

1.一种具有高精度振荡频率的张弛振荡时钟电路，其特征在于，包括：

电流校准电路，用于在变化的校准控制信号的作用下依据输入参考电流，产生变化的振荡电流；以及

张弛振荡电路，用于在来自电流校准电路的变化的振荡电流作用下产生变化的时钟信号。

2.如权利要求1所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述电流校准电路包括：

提供所述输入参考电流的输入参考电流输入单元；

多个电流镜像单元，流过其中的电流分别和输入参考电流成比例，所述多个电流镜像单元中的至少一个单元在校准控制信号的控制下通断，并且，其中，校准控制信号反映第一频率和目标频率的差异，所述振荡电流是流过所述多个电流镜像单元的电流之和。

3.如权利要求1所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述张弛振荡电路包括：

第一电容充放电单元，在第一逻辑信号的控制下以所述振荡电流对第一电容充放电；

第二电容充放电单元，在第二逻辑信号的控制下以所述振荡电流对第二电容充放电；

第一逻辑判断单元，用于对第一电容上的电压和基准电压进行比较，以形成第一逻辑控制信号；

第二逻辑判断单元，用于对第二电容上的电压和基准电压进行比较，以形成第二逻辑控制信号；以及

逻辑存储单元，其与所述第一逻辑判断单元和所述第二逻辑判断单元相连，用于存储第一逻辑控制信号和第二逻辑控制信号，并且由此产生第二逻辑信号和第一逻辑信号，由此形成张驰振荡。

4.如权利要求3所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述张弛振荡电路还包括：第一振荡起振单元和第二振荡起振单元，分别用于与所述第一逻辑判断单元和所述第二逻辑判断单元配合工作。

5.如权利要求3所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述张弛振荡电路包括：输出驱动单元，其与所述逻辑存储单元相连，基于第一逻辑信号和/或第二逻辑信号产生时钟信号。

6.如权利要求3所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述逻辑存储单元构成RS触发器。

7.如权利要求3所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，所述第一逻辑判断单元和所述第二逻辑判断单元是比较器。

8.如权利要求2所述的具有高精度振荡频率的张弛振荡时钟电路，其特征在于，每个所述电流镜单元中的晶体管分别与所述电流输入单元的对应的晶体管在尺寸上成倍数关系。