CN202042191U - 一种大容量dram芯片存储阵列结构 - Google Patents
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Abstract
本实用新型旨在提供一种大容量DRAM芯片存储阵列结构，以实现芯片扩容时，尽可能减小封装体积。该DRAM芯片存储结构包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。通过对DRAM芯片中存储单元阵列的构成及摆放的改进，并辅以对总控制电路和行、列译码器电路的改进，简单并且有效的解决了大容量DRAM芯片面积受封装限制的问题。
Description
技术领域
本实用新型涉及一种DRAM芯片存储阵列结构，尤其应用于大容量DRAM芯片的封装。
背景技术
随着DRAM芯片容量越来越大，基于客户的特殊需求，封装(package)大小对芯片面积的限制也越来越大。为了把芯片能封装在一个较小的package中，我们可以对存储器电路中存储单元阵列模块的构成及摆放做出一定的改进，当然，存储单元阵列的控制电路也需要做出相应的改进。
Package如图1所示，是一个长方形的结构，图2所示DRAM芯片也是一个长方形的结构。随着DRAM芯片容量的增大，DRAM芯片的面积也会相应增大，但是由于用户一些特殊需求，package的面积并不总是按比例增大，所以大容量的DRAM芯片面积往往在x或y方向受到package大小的限制，有时在两个方向都会受到限制。
如图2所示，DRAM芯片可以大体上分为四个部分：存储单元阵列，行译码器电路，列译码器电路，总控制电路。其中存储单元阵列的面积占了总芯片面积的绝大部分。假设我们要设计一个容量为图2所示DRAM芯片容量2倍的DRAM芯片，一般的有两种方法：
1、在x方向直接将存储单元阵列加倍，这样位线(bit line)会增加一倍，所以列译码器同时也会在x方向加倍并做相应的改进(因为列地址增加一位)，总控制电路也会在x方向加倍并做出相应的改进(列地址增加一位)。
2、在y方向直接将存储单元阵列加倍，这样字线(word line)会增加一倍，所以行译码器同时也会在y方向加倍并做相应的改进(因为行地址增加一位)，总控制电路在y方向不需要增加但要做出相应的改进(行地址增加一位)。
对于大容量的DRAM芯片，单独在x或y方向增大存储单元阵列将有可能受到package的限制，显然，以此方式排布的结构无法满足尽可能小体积封装的要求。
实用新型内容
本实用新型旨在提供一种大容量DRAM芯片存储阵列结构，以实现芯片扩容时，尽可能减小封装体积。
要想在x或y方向对DRAM芯片做出改进，存储单元阵列的构成及摆放的改进是最有效的。本实用新型考虑同时在x方向和y方向增大存储单元阵列，这样DRAM芯片就可能满足package的需求。
本实用新型的技术方案如下：
一种大容量DRAM芯片存储阵列结构，包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。
上述下存储单元阵列模块是由标准模块分割成相同的两部分并将这两部分并排设置。
上述上存储单元阵列模块的列模块数量为A，下存储单元阵列模块在分割前的列模块数量为B，满足A-2B≥1；通常可考虑1≤A-2B≤3，最佳为A-2B＝1。
上述下存储单元阵列模块邻接总控制电路。
上述下存储单元阵列模块沿字线方向形成的剩余的空间设置有部分列译码器电路或者电源的电容，并且可以分担部分信号线的走线。
上述剩余的空间设置的部分列译码器电路为冗余修复控制电路。
本实用新型具有以下优点：
1、通过对DRAM芯片中存储单元阵列的构成及摆放的改进，并辅以对总控制电路和行、列译码器电路的改进，简单并且有效的解决了大容量DRAM芯片面积受封装限制的问题。
2、优点1中所述的存储单元阵列的构成及摆放，遵循了一定的原则，使得其实现方式简单，并且使得DRAM芯片的性能不会被降低。
3、存储单元阵列构成及摆放的改进导入的左下方剩余部分放置了列译码器电路的部分电路，可以分担部分信号线的走线，这使得整个DRAM芯片的布线更加容易。
附图说明
图1为封装外形示意图；
图2为传统DRAM芯片存储阵列的划分结构示意图；
图3为芯片扩容时传统技术手段采用x方向加倍(以1个存储单元阵列为例)的示意图；
图4为芯片扩容时传统技术手段采用y方向加倍(以1个存储单元阵列为例)的示意图；
图5为本实用新型实施例处理对象2G DDR3 DRAM芯片的结构示意图；
图6为本实用新型实施例实现4G DDR3存储单元阵列的初步图(以1个存储单元阵列为例)；
图7为本实用新型实施例实现4G DDR3存储单元阵列的最终图(以1个存储单元阵列为例，图中列译码器电路是指原来的8个列模块对应的译码器电路，列译码器电路1和2是指扩容增加的列模块对应的新的译码器电路)；
图8为本实用新型实施例实现4G DDR3芯片整体结构示意图。
具体实施方式
以4G DDR3 DRAM芯片为例进行说明。
假设我们以2G DDR3 DRAM芯片为基础设计4G DDR3 DRAM芯片。
2G DDR3 DRAM芯片的结构如图2所示，每个存储单元阵列为128M，行方向有512*32个字线，列方向有1024*8个位线。具体结构如图5所示，在列方向，该128M存储单元阵列由8个16M(1024*512*32)的列模块组成，在行方向存储单元阵列由32个4M(512*1024*8)的行模块组成，列模块的宽度，也就是位线的个数(1024)；行模块的宽度，也就是字线的个数(512)，都是由工艺决定的，一般不会做改动。也就是说，存储单元阵列的改动和摆放，要以不破坏行模块和列模块的宽度为前提。另外，为了方便列译码器的控制以及布线，存储单元阵列最好置于列译码器的两侧。
由于package的限制，4G DDR3 DRAM芯片的存储单元阵列不能单纯的在x或y方向进行加倍，所以首先考虑在x方向加倍后将5个列模块移至列译码器电路下方，这样在x方向就能满足package的要求，如图6所示，列译码器上方有11个列模块，下方有5个列模块，增加列译码器电路1和列译码器电路2分别用于列译码器下方增加的5个列模块和列译码器上方增加的3个列模块，为了方便对存储单元阵列的控制和方便布线，我们将这两个列译码器电路置于如图所示的位置；同时增加行译码器电路1用于列译码器下方增加的行模块。
上述方法虽然解决了x方向受package限制的问题，但是又使得y方向受package的限制，而且左下方空余部分太大，浪费了芯片的面积。为了解决y方向受限制的问题，我们将每个32M的列模块分割成2个16M的列模块，这样共分割出10个16M的列模块，我们将其并排起来，这样在y方向就满足了package的要求，如图7所示
存储单元阵列被分割成了两块，列译码器上方是一个176M的存储单元阵列模块，行方向有512*32个字线，列方向有1024*11个位线，在列方向包含11个16M(1024*512*32)的列模块，在行方向包含32个5.5M(512*1024*11)的行模块，增加列译码器电路2用于8，9，10列模块的译码；列译码器下方是一个80M的存储单元阵列模块，行方向有512*16个字线，列方向有1024*10个位线。在列方向包含10个8M(1024*512*16)的列模块，在行方向包含16个5M(512*1024*10)的行模块，增加列译码器电路1用于该10个8M列模块的译码，增加行译码器电路1用于该16个5M行模块的译码。
行译码器电路和行译码器电路1配合总控制电路做出一定的改动以满足客户pagesize的需求，列译码器电路，列译码器电路1，列译码器电路2配合总控制电路做出一定的改动以满足预取(prefetch)的需求。
左下方空余的空间可用来放置电源的电容或者放置3个列译码器电路中的部分电路。该空余的空间本实施例中为一个列模块的宽度，但普遍地说，也可以是多留几个宽度，这样也能够相应地减小列译码器电路的宽度，使得结构更紧凑。该空余空间还可以分担部分信号线的走线，这样就使得整个芯片的布线更加容易。
图7所示为通过上述方法设计出的4G DDR3芯片，其中的split bank就是我们以上讨论的存储单元阵列。每个存储单元阵列左下方的空间我们放置了列译码器中的冗余修复控制电路，通过将列译码器中的冗余修复控制电路移至左下方，可以使得整个芯片在y方向的长度进一步减小。
可见，对于大容量的DRAM芯片，在x或y方向受到package大小的限制时，我们可以通过上述方法，即改进存储单元阵列的结构及摆放以满足package的需要，在改进结构的时候遵循了两个原则：
1、不改变列模块和行模块的宽度；
2、为了方便布线及对存储单元阵列的控制，将拆分的两个存储单元阵列模块置于列译码器电路的两侧。
Claims (6)
1.一种大容量DRAM芯片存储阵列结构，包括多个存储单元阵列以及相应的行译码器电路、列译码器电路和总控制电路；其特征在于：每个存储单元阵列沿位线方向分为上、下两组存储单元阵列模块，其中，下存储单元阵列模块的行模块数量为上存储单元阵列模块的行模块数量的一半；所述列译码器电路主要设置于上、下两组存储单元阵列模块之间。
2.根据权利要求1所述的大容量DRAM芯片存储阵列结构，其特征在于：所述下存储单元阵列模块是由标准模块分割成相同的两部分并将这两部分并排设置。
3.根据权利要求2所述的大容量DRAM芯片存储阵列结构，其特征在于：所述上存储单元阵列模块的列模块数量为A，下存储单元阵列模块在分割前的列模块数量为B，满足A-2B≥1。
4.根据权利要求3所述的大容量DRAM芯片存储阵列结构，其特征在于：所述下存储单元阵列模块邻接总控制电路。
5.根据权利要求4所述的大容量DRAM芯片存储阵列结构，其特征在于：所述下存储单元阵列模块沿字线方向形成的剩余的空间设置有部分列译码器电路或者电源的电容。
6.根据权利要求5所述的大容量DRAM芯片存储阵列结构，其特征在于：所述剩余的空间设置的部分列译码器电路为冗余修复控制电路。
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| CN103177751A (zh) * | 2013-03-25 | 2013-06-26 | 西安华芯半导体有限公司 | 一种存储器阵列结构 |
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