CN201945833U - 多通道高速脉冲计数触摸屏控制器 - Google Patents

Abstract

一种多通道高速脉冲计数触摸屏控制器，包括LCD屏图形显示控制单元、主控制器单元、输入通道单元、输出通道单元，所述的LCD屏图形显示控制单元与主控制器单元相连，主控制器单元与输入通道单元、输出通道单元相连，输入通道单元与输出通道单元相连，所述的主控制器单元包括单片机、CPLD(复杂可编辑逻辑器件)，所述的单片机与CPLD相连。采用本实用新型技术方案的触摸显示屏，使得工业控制触摸显示屏可以对高速脉冲进行计数，同时实现多个这样的计数通道，从而扩大了工业控制触摸显示屏的应用范围。

Description

多通道高速脉冲计数触摸屏控制器

技术领域

本实用新型所述的一种多通道高速脉冲计数触摸屏控制器是属于工业控制设备领域，当工业控制触摸屏需要对多路(大于4路)高速脉冲进行计数时，采用单片CPLD(复杂可编程逻辑器件)为工业控制触摸屏的主控制器部分的单片机构建辅助硬件逻辑，加上软件编程，实现多通道高速脉冲计数功能。

背景技术

目前工业控制触摸显示器以带触摸功能的TFT LCD(真彩色液晶)作为显示和操作界面，可以直观地显示工业控制流程及当前控制状态，同时具有小体积和低功耗的特点，获得了越来越广泛的应用。随着应用领域的不断扩大，对工业控制触摸显示器的功能要求也越来越多，有些工业控制触摸显示屏甚至复合了PLC(可编程控制器)的功能，可以处理来自工业控制现场的传感器的模拟或者数字脉冲信号，然后按照工业控制流程给出相应的输出控制信号。

随着工业控制技术的发展，工业控制对象的反馈信号和部分传感器信号，往往是以高速脉冲的形式提供给控制设备，并且经常是多个信号都是高速脉冲类型。这样，在设计工业控制触摸显示屏的时候，势必要支持多个高速脉冲计数通道。但现有的工业控制触摸显示屏的主控制器部分，一般是采用单片机设计的，用单片机进行高速脉冲计数，由于单片机内的计数器往往是有限个的(少于4个)，无法进行更多通道的脉冲计数。同时，单片机上计数器速度受制于单片机系统时钟的限制，对高速脉冲计数无法保证精度。如：

中国实用新型专利申请号200910059310.X公开了一种触摸操作控制装置、具有触摸功能的显示屏及方法，具有触摸功能的显示屏包括显示屏、触摸操作控制装置、单片机。

中国实用新型专利号ZL 200820079975.8公开了一种组合式智能豆干压机，其使用的触摸屏控制装置是PLC与单片机相结合。

中国实用新型专利号ZL 200820025784.3公开了一种于PLC控制的油井作业变频调速装置，它是以PLC控制器、单片机、变频器为核心并依次连接，在PLC控制器输入端连接有触摸屏、操作按钮、称重检测电路和运行速度信号检测电路，PLC控制器输出端连接有超重开闭环电路；单片机输出端连接到运行检测电路输入端。

为了解决现有工业控制触摸显示屏的上述技术问题，本实用新型提供了一种可以完全解决上述技术问题。

实用新型内容

本实用新型的目的是解决以上提出的问题，提供一种多通道高速脉冲计数触摸屏控制器，解决触摸显示屏对高速脉冲进行计数，而且无法进行更多通道计数的技术问题。

本实用新型的技术方案是这样的：

一种多通道高速脉冲计数触摸屏控制器，包括LCD屏图形显示控制单元、主控制器单元、输入通道单元、输出通道单元，所述的LCD屏图形显示控制单元与主控制器单元相连，主控制器单元与输入通道单元、输出通道单元相连，输入通道单元与输出通道单元相连，所述的主控制器单元包括单片机、CPLD(复杂可编辑逻辑器件)，所述的单片机与CPLD相连。

作为优选，硬件逻辑部分构建在CPLD中，包括数据总线缓冲器、读写控制逻辑、控制寄存器、计数器、内部总线，所述的数据总线缓冲器与读写控制逻辑，数据总线缓冲器、控制寄存器、计数器与内部总线相连。

作为优选，在所述的CPLD中构建至少一个以上通道的计数器。

作为优选，所述的计数器的时钟与单片机的时钟相分离，独立于单片机的时钟。

作为优选，所述的计数器的时钟频率高于单片机的时钟频率。

作为优选，所述的数据总线缓冲器为双向三态。

作为优选，由片选、读/写信号、地址信号控制所述读写控制逻辑的工作。

作为优选，所述的CPLD用I/O以自定义总线方式与主控制器中的单片机相连接。

作为优选，CPLD逻辑模块通过数据总线、地址总线、片选、写信号、读信号、中断信号、计数器溢出标志清零、复位信号，构成一个自定义总线与单片机相连。

作为优选，所述的CPLD结合单片机的软件步骤编程，软件中采用中断方式，实现多通道高速计数功能。

本实用新型的有益效果如下：

采用本实用新型技术方案的触摸显示屏，使得工业控制触摸显示屏可以对高速脉冲进行计数，同时实现多个这样的计数通道，从而扩大了工业控制触摸显示屏的应用范围。

附图说明

图1是典型的工业控制触摸显示屏的结构示意图；

图2是本实用新型的主控制器单元的原理框图；

图3是本实用新型的硬件逻辑框图；

图4是本实用新型的计数器的EDA原理图；

图5是本实用新型的计数值寄存器的EDA原理图；

图6是本实用新型的计数值寄存器的优选操作时序示意图；

图7是本实用新型的输入计数通道选择寄存器的EDA原理图；

图8是本实用新型的输入计数通道选择寄存器的优选操作时序 示意图；

图9是本实用新型的进位中断请求寄存器的EDA原理图；

图10是本实用新型的输入IO寄存器的EDA原理图；

图11是本实用新型的扩展输出寄存器的EDA原理图；

图12是本实用新型的扩展输入寄存器的EDA原理图。

具体实施方式

下面结合附图对本实用新型的实施例进行进一步详细说明：

所述的多通道高速脉冲计数触摸屏控制器，包括LCD屏图形显示控制单元、主控制器单元、输入通道单元、输出通道单元，所述的LCD屏图形显示控制单元与主控制器单元相连，主控制器单元与输入通道单元、输出通道单元相连，输入通道单元与输出通道单元相连，所述的主控制器单元包括单片机、CPLD(复杂可编辑逻辑器件)，所述的单片机与CPLD相连。

硬件逻辑部分构建在CPLD中，包括数据总线缓冲器、读写控制逻辑、控制寄存器、计数器、内部总线，所述的数据总线缓冲器与读写控制逻辑，数据总线缓冲器、控制寄存器、计数器与内部总线相连。

在所述的CPLD中构建至少一个以上通道的计数器。

所述的计数器的时钟与单片机的时钟相分离，独立于单片机的时钟。

所述的计数器的时钟频率高于单片机的时钟频率。

所述的数据总线缓冲器为双向三态。

由片选、读/写信号、地址信号控制所述读写控制逻辑的工作。

所述的CPLD用I/O以自定义总线方式与主控制器中的单片机相连接。

CPLD逻辑模块通过数据总线、地址总线、片选、写信号、读信号、中断信号、计数器溢出标志清零、复位信号，构成一个自定义总线与单片机相连。

所述的CPLD结合单片机的软件步骤编程，软件中采用中断方式，实现多通道高速计数功能。

图1所示的工业控制触摸显示屏的典型构成分为下列四个部分：

1、LCD屏图形显示控制单元，带触摸控制。

2、主控制器部分，主要由单片机构成，是整个系统的控制核心。

3、输入通道部分，含信号预处理，模数转换，光耦隔离脉冲信号输入。

4、输出通道部分，含数模转换、信号输出驱动、继电器输出。

由于上述主控制器部分，采用计数资源有限的单片机，带来如前所述的技术问题。

如图2所示的本实用新型的主控制器单元的原理框图，本实用新型的硬件逻辑部分，就是修改主控制器单元，加入CPLD(复杂可编程逻辑器件)，在CPLD中构建多个通道的计数器，并用I/O以自定义总线的方式与单片机相连接，结合单片机的中断，实现多通道高速计数功能。

CPLD是一种可编程逻辑器件，在CPLD内部资源允许的情况下，可以构建自定义的数字逻辑，在本实用新型的硬件逻辑部分就是构建在CPLD中的。

图3所示的本实用新型的硬件逻辑框图包括以下模块：

1、数据总线缓冲器

该缓冲器为双向三态，可直接挂载到8位数据总线上，即可让单片机通过写入输出数据，也可通过它读出计数值，另外控制字也通过该缓冲器送至控制字寄存器。

2、读写控制逻辑

由片选(CS)、读/写信号(WE、OE)、地址信号(A0～A3)控制整个逻辑的工作。

3、控制寄存器

控制内部寄存器的复位、上电清零、计数器启动、提供中断请求 信号，同时提供计数器门控信号。

4、计数器(n个)

n个计数器是相互独立的，而且完全相同，每个计数器有一个时钟输入端IN，一个门控输入控制(来自控制寄存器)，一个进位输出(溢出信号)。计数方式是二进制累加。计数器的数目为n，n按照需要的通道数目来定，一般大于4个。计数器的位数为m位，由计数时钟频率和计数精度来决定。

5、内部总线

连接CPLD内的各个逻辑部分，作数据交换。

整个CPLD逻辑模块通过D0～D8(8位数据总线)、A0～A3(4位地址总线)、CS(片选)、WE(写信号)、OE(读信号)、IRQ(中断信号)、MR(计数器溢出标志清零)、NRST(复位信号)构成一个自定义总线与单片机相连。

计数器的计数时钟与单片机时钟相分离，是独立于单片机时钟的，可以加比单片机高的时钟，以提高计数器的计数速度。

本实施例的CPLD采用Altera公司的型号为EPM240的CPLD，可以构建自定义的数字逻辑，在本实用新型的硬件逻辑部分就是构建在CPLD中的。如图3所示的硬件逻辑框图中：

图4所示的输入计数器的EDA原理图：8路计数信号首先输入8个计数器，每个计数器为8位，有计数使能、异步清零、进位输出、计数输出端口。

计数脉冲输入CNTx_IN：在上升沿处发生计数。

计数使能CNTx_EN：异步使能信号，由输入计数通道选择寄存器控制。

计数清零CNTx_ACLR：异步清零，由MR和NRST控制。MR拉高或将NRST拉低(上电复位)引起异步清零。

计数值输出Q[7..0]：在CS上升沿时被锁存进计数值寄存器。

计数进位输出CNTx_OUT：进位输出，引起CROUT信号，并 置进位中断请求寄存器相应位。

图5所示的计数值寄存器的EDA原理图：计数值寄存器在CS上升沿时将计数器输出锁存。共8个，每个8位数据。可通过ADDR[3..0]和OE信号只读。

地址：0x1～0x8，对应8路计数值。

数据：8位数据，读取操作是异步的。

优选操作时序如图6所示：先拉高CS数据在CS上升沿出锁存，ADDR地址引脚输出选择读取计数器。拉高OE，从DATA数据总线读取数据。

图7所示的输入计数通道选择寄存器的EDA原理图：用以选择使能相应的输入计数通达，8位数据。

地址：0b1001或0x9。

数据：向对应位bit(x)写1运行计数/写0禁止计数。写入操作是异步的。

优选操作时序如图8所示：先在DATA数据总线输入数据，再使能WE，最后在地址总线写地址0x9。

图9所示的进位中断请求寄存器的EDA原理图：高速光耦两路进位中断信号直接给单片机键盘中断，上升沿触发。

6路低速光耦信号通过或操作，输出中断信号。具体是哪个通道，通过读进位中断请求寄存器0x0的值确定。向中断请求寄存器写0x0将中断请求寄存器清零。

图10所示的输入IO寄存器的EDA原理图：直接读取输入IO值，只读。通过读输入IO寄存器0x9的值，输入8路通道值。

图11所示的本实用新型的扩展输出寄存器的EDA原理图：

地址：0b1010或0xA。

数据：向对应位bit(x)写1对应位输出“1”(OC)/写0输出“0”(高阻)，写入操作是异步的。

图12所示的扩展输入寄存器的EDA原理图：

地址：0xA 0xB。

数据：读寄存器0xA值为输入通道PPEX9～PPEX16的值。

读寄存器0xB值，高四位为“0”，低四位为输入通道PPEX17～PPEX20的值。

读寄存器0xC值为常量0x5F。

以上所述的仅是本实用新型的优选实施方式，应当指出，对于本技术领域重的普通技术人员来说，在不脱离本实用新型核心技术特征的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。

Claims (10)

1.一种多通道高速脉冲计数触摸屏控制器，包括LCD屏图形显示控制单元、主控制器单元、输入通道单元、输出通道单元，所述的LCD屏图形显示控制单元与主控制器单元相连，主控制器单元与输入通道单元、输出通道单元相连，输入通道单元与输出通道单元相连，其特征在于，所述的主控制器单元包括单片机、复杂可编辑逻辑器件(CPLD)，所述的单片机与复杂可编辑逻辑器件(CPLD)相连。

2.根据权利要求1所述的多通道高速脉冲计数触摸屏控制器，其特征在于，硬件逻辑部分构建在复杂可编辑逻辑器件(CPLD)中，包括数据总线缓冲器、读写控制逻辑、控制寄存器、计数器、内部总线，所述的数据总线缓冲器与读写控制逻辑，数据总线缓冲器、控制寄存器、计数器与内部总线相连。

3.根据权利要求2所述的多通道高速脉冲计数触摸屏控制器，其特征在于，在所述的复杂可编辑逻辑器件(CPLD)中构建至少一个以上通道的计数器。

4.根据权利要求3所述的多通道高速脉冲计数触摸屏控制器，其特征在于，所述的计数器的时钟与单片机的时钟相分离，独立于单片机的时钟。

5.根据权利要求4所述的多通道高速脉冲计数触摸屏控制器，其特征在于，所述的计数器的时钟频率高于单片机的时钟频率。

6.根据权利要求2所述的多通道高速脉冲计数触摸屏控制器，其特征在于，所述的数据总线缓冲器为双向三态。

7.根据权利要求2所述的多通道高速脉冲计数触摸屏控制器，其特征在于，由片选、读/写信号、地址信号控制所述读写控制逻辑的工作。

8.根据权利要求1所述的多通道高速脉冲计数触摸屏控制器， 其特征在于，所述的复杂可编辑逻辑器件(CPLD)用I/O以自定义总线方式与主控制器中的单片机相连接。

9.根据权利要求8所述的多通道高速脉冲计数触摸屏控制器，其特征在于，复杂可编辑逻辑器件(CPLD)通过数据总线、地址总线、片选、写信号、读信号、中断信号、计数器溢出标志清零、复位信号，构成一个自定义总线与单片机相连。

10.根据权利要求1所述的多通道高速脉冲计数触摸屏控制器，其特征在于，所述的复杂可编辑逻辑器件(CPLD)结合单片机的软件步骤编程，软件中采用中断方式，实现多通道高速计数功能。 

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