CN201813493U

CN201813493U - 一种高速图像数据压缩装置

Info

Publication number: CN201813493U
Application number: CN 200920108647
Authority: CN
Inventors: 全升学; 朱振涛; 张东伟; 司锋
Original assignee: BEIJING GUOKEHUANYU SPACE TECHNOLOGY Co Ltd
Current assignee: Beijing Guoke Huanyu Science and Technology Co., Ltd.
Priority date: 2009-05-27
Filing date: 2009-05-27
Publication date: 2011-04-27
Anticipated expiration: 2019-05-27

Abstract

本实用新型公开了一种高速图像数据压缩装置，该装置包括：数据转换接口，FPGA控制器和至少3个图像压缩编解码芯片。本实用新型实施例的这种高速图像数据压缩装置，通过使用光电一体的数据输入接口，能够同时支持光纤输入和高速LVDS输入；通过采用支持JPEG2000算法的图像压缩编解码芯片并配合FPGA，能够实现对图像数据的高速实时压缩处理，更加适合对大容量图像数据的实时压缩处理的要求，所述FPGA加上专用图像压缩编解码芯片的结构，通用性较好且成本更低。

Description

一种高速图像数据压缩装置

技术领域

本实用新型涉及数据处理技术，具体涉及一种高速图像数据压缩装置。

背景技术

在航空航天领域进行观测和测绘时，经常需要使用各种成像设备进行图像采集，成像设备一般独立设置在航空器或航天器本体的外部，所述成像设备在采集图像数据后，需要将所述图像数据实时传送到存储设备进行保存，或者进一步将所述图像数据传送到数据发送设备以返回给地面接收设备。

由于航空航天领域的图像采集属于远距离成像，因此分辨率较低而数据量很大。如果要将拍摄的图像实时回传地面，就必须对其进行压缩编码。

目前，应用在航空航天领域的图像数据压缩系统一般有两种实现方式：一种是使用现场可编程门阵列(Field Programmable Gate Array，FPGA)和数字处理芯片(Digital Signal Processor，DSP)，其中，FPGA用于完成逻辑控制，DSP用于提供压缩算法，完成对图像数据的压缩处理；另一种是使用多个FPGA并行地对图像数据进行处理。

上述两种方法都能够实现对于大容量图像数据的实时压缩处理，但是也存在如下的缺点：

对于上述第一种方法，由于进行数据处理的压缩算法由DSP提供，因此压缩算法的通用性较差，只能够用于某一个专门的应用场景或满足某一种专门的要求；而且，这种方法的入口设计一般采用中低速低压差分信号(LowVoltage Differential Signaling，LVDS)，其数据吞吐率通常只能达到几百兆比特每秒(Mbps)。随着航空航天领域的图像数据容量的迅速增加，其数据处理速度已经越来越无法满足实时压缩的要求；

对于上述第二种算法，该方法的优点在于其提供的图像压缩算法具备较好的通用性，且进行图像数据压缩的处理速度可以根据应用场景的速率要求而进行方便的调整，但同时却存在着另外一些问题，主要包括：

在航空航天领域，如卫星遥感、高空航拍摄影等，由于器件工作环境相比地面普通工作环境更加严苛，其工作稳定性要求更高，因此需要采用军品级或宇航级器件，与普通的民品级器件中DSP价格高于FPGA价格不同，在这些级别上，FPGA器件成本要远远高于DSP的成本，因此建立在多FPGA架构下的图像压缩系统，其成本将非常高昂；

其次，当高能带电粒子产生的重离子通过微电子器件时，容易产生电离，发生单粒子翻转效应，这可能会导致微电子器件发生逻辑状态紊乱，从而使得硬件系统失效以至于发生损坏。因此，采用多FPGA架构的系统，发生单粒子翻转效应的可能性将会成倍增加。而且，在空间环境中，所述单粒子翻转效应出现的机率还会进一步增大，从而所述多FPGA系统的稳定性也会随之进一步降低。

实用新型内容

本实用新型实施例提供一种高速图像数据压缩装置，能够实现高速图像数据压缩处理，通用性较好且成本较低。

为达到上述目的，本实用新型的技术方案具体是这样实现的：

一种高速图像数据压缩装置，包括：接收外部输入的图像数据的数据转换接口，FPGA控制器和至少3个图像压缩编解码芯片，所述的数据转换接口通过数据总线连接所述的FPGA控制器，所述的FPGA控制器通过数据总线和控制总线连接所述的至少3个图像压缩编解码芯片；

所述数据转换接口，包括通过光纤接口输入光信号图像数据的光串化解串模块，和通过高速LVDS接口输入电信号图像数据的电串化解串模块；所述的光串化解串模块和所述的电串化解串模块将外部输入的图像数据转换为串行图像数据后通过所述的数据总线发送给FPGA控制器；

所述的FPGA控制器对所述的串行图像数据进行解析，切分为若干部分后分配给所述3个图像压缩编解码芯片，并将切分后的串行图像数据通过所述的数据总线分别送入相应的图像压缩编解码芯片；

各图像压缩编解码芯片对所分配的串行图像数据进行压缩处理，并将所述压缩处理后的串行图像数据返回给FPGA控制器，由所述的FPGA控制器对各图像压缩编解码芯片返回的压缩处理后的串行图像数据下行打包。

所述FPGA控制器包括压缩芯片设置模块、压缩前处理模块、压缩控制模块、压缩后处理模块；

所述压缩芯片设置模块对所述图像压缩编解码芯片的包括压缩比、压缩方式、压缩数据的帧长度以及压缩模式的工作参数进行配置；

所述压缩前处理模块根据所述压缩芯片设置模块中设置的非无损压缩模式，对接收的数据转换接口的串行图像数据进行所述的解析，切分和分配，和对切分位置进行标识并缓存各部分串行图像数据，通知压缩控制模块将缓存的各部分串行图像数据分别送入对应的图像压缩编解码芯片；压缩后处理模块从所述图像压缩编解码芯片中取回压缩后的串行图像数据，对所述压缩后的串行图像数据和表示切分位置的标识一同下行打包。

还包括直通处理模块，根据所述压缩芯片设置模块中设置的无损压缩模式，对接收的数据转换接口的串行图像数据进行解析，并将解析后的串行图像数据直接下行打包。

所述FPGA控制器中进一步包括压缩芯片检测模块；所述装置中包括三个以上的图像压缩编解码芯片；

所述压缩芯片检测模块对各图像压缩编解码芯片的工作状态进行检测，从中任意挑选三个作为当前使用的图像压缩编解码芯片，并通知压缩芯片设置模块对所述当前使用的图像压缩编解码芯片的工作参数进行配置；在当前使用的一个或多个图像压缩编解码芯片发生故障时，从剩余图像压缩编解码芯片中选取相应数目的图像压缩编解码芯片替代发生故障的图像压缩编解码芯片，并通知压缩芯片设置模块对所述选取的芯片的工作参数进行配置。所述光串化解串模块包括：光收发模块SCM6428-GR-DW和TI公司生产的TLK2711高速串化解串芯片。

所述电串化解串模块包括：TI公司生产的TLK2711高速串化解串芯片。

所述FPGA控制器为Xilinx公司生产的XQ(C)2VP40芯片。

所述图像压缩编解码芯片为ADI公司生产的ADV212芯片。

由上述的技术方案可见，本实用新型实施例的这种高速图像数据压缩装置，通过使用光电一体的数据输入接口，能够同时支持光纤输入和高速LVDS输入；通过采用支持JPEG2000算法的图像压缩编解码芯片并配合FPGA，能够实现对图像数据的高速实时压缩处理，更加适合对大容量图像数据的实时压缩处理的要求，所述FPGA加上专用图像压缩编解码芯片的结构，通用性较好且成本更低。

附图说明

图1为本实用新型实施例中高速图像数据压缩装置的组成结构示意图。

具体实施方式

为使本实用新型的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本实用新型进一步详细说明。

本实用新型实施例提供一种高速图像数据压缩装置，组成结构如图1所示，其中包括：数据转换接口110，FPGA控制器120和至少3个图像压缩编解码芯片130；数据转换接口110与FPGA控制器120通过数据总线连接，各图像压缩编解码芯片130则与FPGA控制器120通过数据总线和控制总线连接；

数据转换接口110用于接收外部输入的图像数据，将其转换为串行数据后发送给FPGA控制器120，图像数据为通过光纤接口输入的光信号图像数据或通过高速LVDS接口输入的电信号图像数据；

其中，数据转换接口110中进一步包括：光串化解串模块111和电串化解串模块112；

光串化解串模块111用于接收从外部输入的光信号图像数据，将其转换为串行数据后发送给FPGA控制器120；

电串化解串模块112用于接收从外部输入的高速LVDS图像数据，将其转换为串行数据后发送给FPGA控制器120。

在本实用新型的具体实施例应用中，所述光串化解串模块111，可以通过一个光收发模块SCM6428-GR-DW和TI公司的TLK2711高速串化解串芯片组成，则光串化解串模块111就可以直接接收光纤输入的图像数据，其能够支持的最大传输码速率可以达到2吉比特每秒(Gbps)；

此外，电串化解串模块112可以通过所述TLK2711高速串化解串芯片实现，此时，电串化解串模块112可以直接接收高速LVDS图像数据，其能够支持的最大传输码速率也可以达到2Gbps。

容易理解，通过光串化解串模块111和电串化解串模块112，本实用新型实施例实现了两种信号输入接口的互相备份，即使其中一套信号输入接口发生故障或损坏，另一套仍能够继续工作，从而能够满足航空航天领域高可靠性的工作要求。

FPGA控制器120用于接收数据转换接口110发来的串行数据并按照CCSDS协议进行解析，将图像数据切分为3部分后各自送入对应的图像压缩编解码芯片130；还用于从所述图像压缩编解码芯片130中取回压缩处理后的图像数据并下行打包；所述CCSDS是航天领域的一种常用的数据传输协议，具体细节可参阅相关技术文件，此处不再详细介绍。

航空航天领域的图像采集设备采集到的为可见光图像数据，其类型可以为灰度图像、彩色图像或者光谱图像，为了实现更好的压缩效果，本实用新型实施例将所述图像数据切分为若干部分：比如，对于图像宽度为8192像素的灰度图像，将其切分为两个图像宽度分别为4096像素的灰度图像并对切分位置处的各像素进行标识，后续经过压缩处理后，在解压缩端则可以利用所述标识再将解压缩后的数据拼接起来，从而恢复出完整的灰度图像。

需要说明的是，本实用新型实施例并不具体限定对所述图像数据进行切分的具体方法，本领域技术人员可以根据具体场景的要求和图像的像素尺寸进行自由的设定，相关方法为本领域公知技术，不再具体说明。

其中，FPGA控制器120中进一步包括：压缩芯片设置模块121，压缩前处理模块122，压缩控制模块123，压缩后处理模块124和直通处理模块125；

压缩芯片设置模块121用于对所述图像压缩编解码芯片130的工作参数进行配置，所述工作参数包括但不限于：压缩比、压缩方式(比如使用9/7变换、5/3变换还是无损压缩等)、压缩数据的帧长度以及压缩模式(EAV_SAV模式或HIPI模式等)，具体工作参数的选择和配置的方法，本领域技术人员容易理解需要依据实际应用的场景决定，本实用新型实施例不对此进行限定和具体展开；

压缩前处理模块122用于接收数据转换接口110发来的串行数据并按照CCSDS协议进行解析，将所述图像数据切分为若干部分后分配给所述3个图像压缩编解码芯片，对切分位置进行标识并缓存各部分图像数据，通知压缩控制模块123；

压缩控制模块123用于根据压缩前处理模块122的通知，将所述压缩前处理模块122中缓存的各部分图像数据分别送入各自对应的图像压缩编解码芯片130当中；

压缩后处理模块124用于从所述图像压缩编解码芯片130中取回压缩后的图像数据，按照预先定义的下行传输协议对所述压缩后的图像数据和表示切分位置的标识一同下行打包；

直通处理模块125用于在所述压缩芯片设置模块121中设置无损压缩模式时，接收数据转换接口110发来的串行数据并按照CCSDS协议进行解析，并将解析后的图像数据直接下行打包。

每个图像压缩编解码芯片130用于接收该芯片对应的图像数据，采用联合图像专家组(Joint Picture Expert Group，JPEG)2000算法对所述图像数据进行压缩处理，并根据所述FPGA控制器120的调用，将所述压缩处理后的图像数据返回给FPGA控制器120。

在航空航天领域，为了提高系统的可靠性，通常会对关键器件进行冗余备份，因此，为了保证压缩装置能够获得高可靠性，较佳地，FPGA控制器120中还可以进一步包括：压缩芯片检测模块126；相应地，此时所述压缩装置中则包括至少四个图像压缩编解码芯片130；

压缩芯片检测模块126用于对各图像压缩编解码芯片130的工作状态进行检测，从中任意挑选三个作为当前使用的图像压缩编解码芯片130，并将所述当前使用的图像压缩编解码芯片130通知压缩芯片设置模块121；还用于在当前使用的一个或多个图像压缩编解码芯片130发生故障时，从剩余图像压缩编解码芯片130中选取相应数目的芯片，用以替代发生故障的图像压缩编解码芯片130，并将选取的图像压缩编解码芯片130通知压缩芯片设置模块121；

相应地，此时压缩芯片设置模块121用于接收压缩芯片检测模块126的通知，并对当前使用的图像压缩编解码芯片130的工作参数进行配置。

在本实用新型的具体实施例应用中，所述FPGA控制器120可以选用Xilinx公司生产的XQ(C)2VP40芯片，而所述图像压缩编解码芯片130则可以选用ADI公司生产的ADV212芯片，ADV212芯片是目前市场上用于硬件实现静态图像压缩的最新算法标准JPEG2000的图像压缩编解码芯片，且JPEG2000算法对于可见光图像具有优秀的压缩性能指标。

最后，所述装置与外部的数据交换可以采用CPCI(Compact PCI)总线，其读写速度快、性能稳定、支持热插拔且易于扩展，可同时支持最多达256个标准CPCI总线设备，通过同时使用多个所述装置，还可以进一步对多路采集到的图像数据进行实时压缩处理。相关内容并非本实用新型讨论的范围，故不再赘述。

本实用新型实施例中的这种FPGA加上专用的ADV212专用图像压缩编解码芯片的结构，由于其集成度较高且发热量小，因此很容易在单板上实现两套甚至更多套图像压缩装置，从而使单板的数据处理能力能够达到2Gbps或更高。此外，所述图像压缩装置的逻辑功能和软件协议全部由FPGA统一实现，因此移植方便、通用性较高。

由上述可见，本实用新型实施例提供的高速图像数据压缩装置，通过使用光电一体的数据输入接口，能够同时支持光纤输入和高速LVDS输入；通过采用支持JPEG2000算法的图像压缩编解码芯片并配合FPGA，能够实现对图像数据的高速实时压缩处理，因此更加适合对大容量图像数据的实时压缩处理的要求，采用所述FPGA加上专用图像压缩编解码芯片的结构，通用性较好且移植方便，且由于系统集成度高，因此系统稳定性和可靠性更高，更加符合航空航天领域的应用要求。最后，相比于现有技术中多FPGA实现的结构，由于减少了军品级或宇航级FPGA的使用数量，因此成本更低。

此外，以上所述仅为本实用新型的较佳实施例，并非用于限定本实用新型的精神和保护范围，任何熟悉本领域的技术人员所做出的等同变化或替换，都应视为涵盖在本实用新型的保护范围之内。

Claims

1.一种高速图像数据压缩装置，其特征在于，该装置包括：接收外部输入的图像数据的数据转换接口，FPGA控制器和至少3个图像压缩编解码芯片，所述的数据转换接口通过数据总线连接所述的FPGA控制器，所述的FPGA控制器通过数据总线和控制总线连接所述的至少3个图像压缩编解码芯片；

2.根据权利要求1所述的装置，其特征在于，所述FPGA控制器包括压缩芯片设置模块、压缩前处理模块、压缩控制模块、压缩后处理模块；

3.根据权利要求2所述的装置，其特征在于，还包括直通处理模块，根据所述压缩芯片设置模块中设置的无损压缩模式，对接收的数据转换接口的串行图像数据进行解析，并将解析后的串行图像数据直接下行打包。

4.根据权利要求2或3所述的装置，其特征在于，所述FPGA控制器中进一步包括压缩芯片检测模块；所述装置中包括三个以上的图像压缩编解码芯片；

所述压缩芯片检测模块对各图像压缩编解码芯片的工作状态进行检测，从中任意挑选三个作为当前使用的图像压缩编解码芯片，并通知压缩芯片设置模块对所述当前使用的图像压缩编解码芯片的工作参数进行配置；在当前使用的一个或多个图像压缩编解码芯片发生故障时，从剩余图像压缩编解码芯片中选取相应数目的图像压缩编解码芯片替代发生故障的图像压缩编解码芯片，并通知压缩芯片设置模块对所述选取的芯片的工作参数进行配置。

5.根据权利要求1至3中任一项所述的装置，其特征在于，所述光串化解串模块包括：光收发模块SCM6428-GR-DW和TI公司生产的TLK2711高速串化解串芯片。

6.根据权利要求1至3中任一项所述的装置，其特征在于，所述电串化解串模块包括：TI公司生产的TLK2711高速串化解串芯片。

7.根据权利要求1至3中任一项所述的装置，其特征在于，所述FPGA控制器为Xilinx公司生产的XQ(C)2VP40芯片。

8.根据权利要求1至3中任一项所述的装置，其特征在于，所述图像压缩编解码芯片为ADI公司生产的ADV212芯片。