CN106534865A - 基于adv212的jpeg2000采集压缩板 - Google Patents

Abstract

本发明涉及一种基于ADV212的JPEG2000采集压缩板，包括主控芯片、晶振电路、SDRAM、电源电路以及外部接口，其中，ADV212有两个主要接口：像素接口VDATA和主机接口HDATA，使用VDATA接口作为图像数据的输入，HDATA接口作为压缩数据的输出。使用Altera Cyclone III系列的EP3CF484芯片作为系统的主控芯片，负责ADV212以及外部数据接口的控制。晶振电路：具有3套独立的晶振系统，一路为50MHz的FPGA专用频率，一路为27MHz的图像数据采频率，一路为100MHz的高速数据接口频率。本发明具有体积小、性能高、接口扩展性高的优点。

Description

基于ADV212的JPEG2000采集压缩板

所属技术领域

本发明涉及一种图像采集压缩板。

背景技术

随着科学技术的不断发展，多媒体技术在现代生活中的作用越来越突出，其中图像信息占用了大部分的存储空间和传输带宽，随着图像传感器技术的进步，图像尺寸成几何之势增加，使图像压缩技术扮演着越来越重要的角色。传统的视频压缩方法主要依靠帧间压缩完成，而这种压缩方式利用了两个相邻帧之间的相关性，导致在解码的时候必须要解码一个完整的视频序列才能得到一帧原始图像。如果其中一帧出现解码错误，则图像组内所有帧都会受到影响，而且采用此种方法得到的压缩质量不能保证最优。JPEG2000标准定义了一种只使用帧内压缩的方式进行视频压缩的标准，这种视频压缩方式每帧图像都单独进行压缩，保证压缩错误不会传播，每一帧都可以独立解码，且压缩质量得到了提高，在数字电视、数字电影、卫星遥感、网络多媒体等领域有着不可替代的作用。

目前，基于JPEG2000的数字图像压缩实现方案主要有一下几种：

计算机软件：大多数的图像编码都是在通用计算机平台上以软件方式实现，这种实现方式成本低，应用广泛，简单易行。但是图像编码操作需要大量的数据计算，计算机实现不能满足实时性的要求，而且一般PC体积大，功耗高，无法满足小型低功耗的应用场景。

DSP(数字信号处理器)：DSP在搞复杂度的算法计算中具有很大的优势，而且广泛应用于图像处理领域。但是DSP的指令系统仍然为串行指令，不能满足算法并行运算优化需求

FPGA：FPGA内部的逻辑资源丰富，非常适合并行运算，能开发出速度非常快的图像处理系统，在图像处理领域具有很大优势。但是以FPGA实现图像编码算法开发难度大，开发成本高。

ADV212是ADI开发的JPEG2000专用编解码芯片，除了感兴趣域(ROI)之外，ADV212支持JPEG2000标准part1部分的全部功能。ADV212具有很强的灵活性，有多重工作模式，可以满足不同种类压缩系统的要求，而且它体积小、功耗低，非常适合小型化的应用场合。

本发明将基于ADV212设计制作一款体积小、性能高、接口扩展性高的小型JPEG2000采集压缩板。

发明内容

本发明基于ADV212提供一种体积小、性能高、接口扩展性高的小型化JPEG2000采集压缩板。技术方案如下：

一种基于ADV212的JPEG2000采集压缩板，包括主控芯片、晶振电路、SDRAM、电源电路以及外部接口，其中，

ADV212有两个主要接口：像素接口VDATA和主机接口HDATA，使用VDATA接口作为图像数据的输入，HDATA接口作为压缩数据的输出。

使用Altera Cyclone III系列的EP3CF484芯片作为系统的主控芯片，负责ADV212以及外部数据接口的控制；

晶振电路：具有3套独立的晶振系统，一路为50MHz的FPGA专用频率，一路为27MHz的图像数据采频率，一路为100MHz的高速数据接口频率。

附图说明

图1为采集压缩板的系统框图架构

具体实施方式

下面将结合附图对本发明进行具体说明。

本发明的基于ADV212的JPEG2000采集压缩板设计方法，包括以下几个方面：

1.电源电路设计：

以开关电源芯片TPS54328为核心，设计4路不同电压的电源系统。该芯片电源转化效率较高，输入接口宽，输出电流大，芯片体积小，十分适合在此采集压缩板上使用。

2.ADV212接口电路设计：

ADV212有两个主要接口：像素接口VDATA和主机接口HDATA。同时，ADV212有多重不同的工作模式，在不同的工作模式下，用户可以使用VDATA作为图像数据的输入，使用HDATA接口作为压缩数据的输出，也可以只用HDATA模式作为图像数据的输入和压缩数据的输出。本设计中，使用了前一种工作模式，即使用VDATA接口作为图像数据的输入，HDATA接口作为压缩数据的输出。

3.FPGA电路设计：

图像数据的传输和处理过程中需要巨大的带宽和很高的处理速度，FPGA内部有丰富的逻辑资源和布线资源，非常适合高速并行的数据处理。本发明中使用了AlteraCyclone III系列的EP3CF484芯片作为系统的主控芯片，负责ADV212以及外部数据接口的控制。FPGA在电路上除了需要与ADV212进行连接之外，还需要与晶振电路、SDRAM电路、电源电路以及外部接口进行连接。

4.SDRAM电路设计：

考虑到原始图像数据量较大，无法存放在FPGA的存储空间中，本发明使用了外置SDRAM对数据进行存储。本设计中使用的SDRAM型号为IS42S16160B，每片SDRAM有4个bank，每个bank有4M个16位存储单元，共计32MB空间。该芯片的外部接口包括时钟、电源、控制、地址总线以及数据总线，除电源接口外，其他接口均接至FPGA通用IO管脚。

5.晶振电路设计：

为了拓展本发明的应用场景，该采集压缩板上设计了3套独立的晶振系统，一路为50MHz的FPGA专用频率，一路为27MHz的图像数据采频率，一路为100MHz的高速数据接口频率。

6.PCB绘制：

本设计选用6层信号线，一层电源层，一层地层共8层的布线方案，在PCB绘制时需要考虑信号完整性以及电路板面积等因素。

本发明的基于ADV212的小型JPEG2000采集压缩板，该电路板主要包括电源电路、ADV212接口电路、FPGA及其附属电路、SDRAM电路、晶振电路，共5个部分构成，如图1所示。电路原理图绘制完成之后，进行PCB印刷电路的布局布线，最终完成小型JPEG2000采集压缩板的设计。

电源电路负责为整个系统提供稳定的电源电压。共设计了4路不同电压的电源，分别为1.2V、1.5V、2.5V、3.3V，每路供电电流不超过3A。每路输出电压由输出节点到VFB管脚之间的分压电阻R1、R2的比值确定，根据公式计算得出。各路电压所采用的分压电阻如表1所示。

表1各路电源的分压电阻值

输出电压	R1(Ω)	R2(Ω)
			1.2V	2.05k	3.6k
1.5V	1.1k	1.15k
			2.5V	2.61k	1.15k
3.3V	3.3k	1k

ADV212为此电路板的功能核心之一，负责图像数据的压缩。ADV212有两个主要接口：像素接口VDATA和主机接口HDATA。同时，ADV212有多重不同的工作模式，各工作模式下接口方式不唯一。本设计使用VDATA接口作为像素数据输入接口，使用HDATA接口作为压缩码流输出接口。ADV212的所有接口都连接到FPGA上，利用FPGA内部丰富的布线资源，改动FPGA的逻辑设计即可满足ADV212不同的工作模式。

FPGA电路较为复杂，除供电部分外，还有FPGA芯片配置接口、通用IO接口以及EPCS接口。芯片配置接口电路负责芯片的上电配置以及上位机下载功能。通用IO接口主要连接到电路板的边缘，由排针引出，可完成采集配置、码流输出等功能。EPCS芯片用于存储FPGA二进制固件，负责FPGA芯片上电后的首次编程。需要注意的是，由于FPGA的EPCS管脚较为脆弱，需要使用二极管钳位保护防止击穿。

SDRAM负责存储数据，包括原始图像数据以及压缩码流数据。本发明的电路板设计了3片SDRAM。SDRAM除了电源管脚接至电源电路外，其他管脚均接至FPGA，由FPGA进行控制。

晶振部分设计了3路不同频率的信号，三路时钟信号的频率分别为27MHz、50MHz和100MHz。图中R29、R30和R31分别为其使能电阻，接入电阻可使能该频率时钟，悬空即可关闭该频率时钟输出。

PCB绘制时使用了8层走线布局，其中顶层、内部第一层、内部第二层、内部第四层、内部第六层以及底层为信号线层，内部第三层为地线层，内部第五层为电源层。地线层和电源层用于对内部信号层进行隔离，使用负片的方式进行绘制。

Claims (1)

1.一种基于ADV212的JPEG2000采集压缩板，包括主控芯片、晶振电路、SDRAM、电源电路以及外部接口，其中，

ADV212有两个主要接口：像素接口VDATA和主机接口HDATA，使用VDATA接口作为图像数据的输入，HDATA接口作为压缩数据的输出。

使用Altera Cyclone III系列的EP3CF484芯片作为系统的主控芯片，负责ADV212以及外部数据接口的控制；

晶振电路：具有3套独立的晶振系统，一路为50MHz的FPGA专用频率，一路为27MHz的图像数据采频率，一路为100MHz的高速数据接口频率。