CN201766563U - 一种单板时钟系统 - Google Patents

Abstract

本实用新型公开了一种单板时钟系统，属于电子领域。该系统包括主控芯片、石英晶体、第一电容和第二电容，所述主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，所述石英晶体两端分别连接第一电容和第二电容，所述第一电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚，所述第二电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚。本实用新型第一电容和第二电容连接主控芯片的电源引脚，以主控芯片的电源引脚作为参考点，增大了阻抗，大大减小了单板时钟系统的静电干扰。

Description

一种单板时钟系统

技术领域

本实用新型涉及电子领域，特别涉及一种单板时钟系统。

背景技术

在单板设计中，单板时钟系统是一个重要的组成部分，它能够产生时钟信号以供单板使用。

现有单板时钟系统大都采用如图1所示的结构，在主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，石英晶体两端分别连接一个接地的电容C，该石英晶体还并联连接一个电阻。现有技术中石英晶体两端的两个电容C接地，以接地点为参考点，整个系统形成一个正反馈以保证电路持续振荡。

在实现本实用新型的过程中，发明人发现现有技术至少存在以下问题：

现有技术以接地点为参考点，单板往往地平面较大，外界静电容易通过接口及外壳接触放电或空气放电直接注入或耦合入地平面，导致单板地电位抬升，从而干扰单板时钟系统的正常工作。

实用新型内容

为了提高单板时钟系统的抗静电能力，本实用新型实施例提供了一种单板时钟系统。所述技术方案如下：

该单板时钟系统包括主控芯片、石英晶体、第一电容和第二电容，所述主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，所述石英晶体两端分别连接第一电容和第二电容，所述第一电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚，所述第二电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚。

本实用新型实施例提供的技术方案带来的有益效果是：

通过第一电容和第二电容连接主控芯片的电源引脚，以主控芯片的电源引脚作为参考点，增大了阻抗，大大减小了单板时钟系统的静电干扰。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型现有技术提供的单板时钟系统电路图；

图2是本实用新型实施例1中提供的单板时钟系统电路图；

图3是本实用新型实施例2中提供的单板时钟系统电路图；

图4是本实用新型实施例2中提供的第一环路的示意图；

图5是本实用新型实施例2中提供的第二环路的示意图；

图6是本实用新型实施例2中提供的第一环路和第二环路的示意图。

其中：

C1：第一电容；C2：第二电容；

C3：第三电容；301：锁相环的供电电源引脚。

具体实施方式

为使本实用新型的目的、技术方案和优点更加清楚，下面将结合附图对本实用新型实施方式作进一步地详细描述。

实施例1

参见图2，本实用新型实施例提供了一种单板时钟系统，该系统的结构如下：

单板时钟系统包括主控芯片、石英晶体、第一电容C1和第二电容C2，主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，石英晶体两端分别连接第一电容C1和第二电容C2，第一电容C1的一端连接石英晶体，另一端连接主控芯片的电源引脚，第二电容C2的一端连接该石英晶体，另一端连接该主控芯片的电源引脚。

现有技术中，电容接地，由于地的阻抗很小，静电接触放电或空气放电都很容易通过产品接口直接注入或耦合入地平面，导致单板地电位抬升，并耦合到时钟系统，导致锁相环工作不正常，系统因缺乏稳定时钟而崩溃，本实用新型实施例的第一电容C1和第二电容C2连接主控芯片的电源引脚，以主控芯片的电源引脚作为参考点，增大了阻抗，大大减小了单板时钟系统的静电干扰。

实施例2

本实用新型实施例提供了一种单板时钟系统，该系统的结构具体如下：

单板时钟系统包括主控芯片，石英晶体、第一电容C1和第二电容C2，主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，石英晶体两端分别连接第一电容C1和第二电容C2，第一电容C1的一端连接石英晶体，另一端连接主控芯片的电源引脚，第二电容C2的一端连接该石英晶体，另一端连接该主控芯片的电源引脚，该主控芯片的电源引脚还连接第三电容C3，第三电容C3接地。

本实用新型提供的单板时钟系统，单板芯片的晶振引脚可以等效为电容三点式振荡器，晶振引脚的内部通常是一个反相器，或者是奇数个反相器串联，反相器就如同一个有很大增益的放大器，以便于起振。晶振输出引脚和晶振输入引脚之间连接一石英晶体，等效为一个并联谐振回路，振荡频率为石英晶体的并联谐振频率。

通过主控芯片的电源引脚连接第三电容C3，及第三电容C3接地，第三电容C3能够滤除交流成分，对主控芯片起到滤波作用。

优选地，第三电容C3尽量靠近连接主控芯片的电源引脚，也就是说第三电容C3尽量连接在靠近主控芯片的电源引脚处，第三电容C3距离主控芯片的电源引脚越近，对主控芯片的滤波效果越好，从而能够稳定主控芯片的波形。

具体地，上述实施例的主控芯片的电源引脚可以是主控芯片的任意供电电源引脚，以所述主控芯片的电源引脚均是主控芯片的锁相环的供电电源引脚为例进行说明，参见图3，主控芯片的锁相环的供电电源引脚301连接第三电容C3，第三电容C3接地。本实用新型实施例不对主控芯片的锁相环的供电电源引脚301的个数进行限定，以有3个前述供电电源引脚301为例进行说明，任一供电电源引脚301可以与第一电容C1和第二电容C2连接，该3个供电电源引脚301分别连接接地的第三电容C3，第三电容C3能够滤除交流成分，对锁相环的供电电源起到滤波作用。

优选地，第三电容C3的位置尽量靠近主控芯片的锁相环的供电电源引脚处，如可以将第三电容C3设置在距离主控芯片的锁相环的供电电源引脚50-100mil处，第三电容C3距离主控芯片的锁相环的供电电源引脚越近，对主控芯片的锁相环的供电电源的滤波效果越好，从而能够稳定主控芯片的锁相环的供电电源的波形。

进一步地，晶振输出引脚和晶振输入引脚之间还可以连接一个或若干个电阻R，该电阻R与石英晶体并联，能够使晶振引脚内部的反相器在振荡初始时处于线性状态。很多单板芯片的晶振引脚内部包含了电阻R，晶振引脚外部就不用接了，本实用新型不对该电阻R的具体电阻值进行限定。

进一步地，参见图4，在电路的实现过程中，本实用新型实施例还可以在主控芯片的晶振输出引脚、晶振输入引脚、石英晶体、第一电容C1和第二电容C2的外围设置第一环路。

通过时钟系统外围设置第一环路，将主控芯片的晶振输出引脚、晶振输入引脚、石英晶体、第一电容和第二电容封闭起来，当外界的静电信号注入单板，串扰进入时钟系统附近的地平面及信号线时，外界的静电信号由于受到第一环路的阻挡，只有少部分静电信号会耦合到第一环路，该耦合过压不足以直接击穿空气而耦合到时钟信号线上，因而第一环路增加了单板地平面静电高压与时钟系统的隔离，起到了类似外围地平面和内部时钟系统隔离静电的作用。该第一环路不仅在采用主控芯片的电源引脚时能够增加单板地平面静电高压与时钟系统的隔离，即使在第一电容和第二电容接地时，第一环路也能够增加单板地平面静电高压与时钟系统的隔离。

在另一个实施例中，参见图5，主控芯片上设有第一引脚和第二引脚，主控芯片的晶振输入引脚、石英晶体、第一电容C1和第一引脚的连线形成第二环路，主控芯片的第二引脚、石英晶体、第二电容C2和晶振输出引脚的连线形成第三环路。由于主控芯片的晶振输出引脚输出电流，并输入到晶振输入引脚，电流在上述两个环路中产生的磁场方向相反，因而形成了电流异向的第二环路和第三环路。电流异向的第二环路和第三环路为时钟信号提供了噪声回流路径，电流异向的第二环路和第三环路辐射会抵消两个方向辐射，因而抑制了单板时钟系统的空间辐射，减小单板噪声辐射。

更进一步的，参见图6，第一环路连接主控芯片的第一引脚和第二引脚，主控芯片的晶振输入引脚、石英晶体、第一电容C1和第一引脚的连线形成的第二环路，与主控芯片第二引脚、石英晶体、第二电容C2和晶振输出引脚的连线形成的第三环路为两个电流异向的环路，且第二环路和第三环路外侧与第一环路相连，也就是说第二环路和第三环路外侧与第一环路一体设计。该第一环路会阻挡外界注入单板的静电信号，增加单板地平面静电高压与时钟系统的隔离；同时该电流异向的第二环路和第三环路辐射会抵销两个方向辐射，因而抑制了单板时钟系统的空间辐射，减小了单板噪声辐射。

本实用新型实施例提供的系统，通过石英晶体两端分别连接第一电容和第二电容，第一电容和第二电容分别连接锁相环的供电电源引脚，以锁相环的供电电源即分压点为电路参考点，增大阻抗，大大减小单板时钟系统的静电干扰；且通过设置第一环路，增加了单板地平面静电高压与时钟系统的隔离，同时通过设置电流异向的第二环路和第三环路，抑制了单板时钟系统的空间辐射，减小了单板噪声辐射，保证单板芯片的EMC性能。另外，本实用新型实施例不需要对单板本身进行修改，降低了成本。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (9)

1.一种单板时钟系统，其特征在于，包括主控芯片、石英晶体、第一电容和第二电容，所述主控芯片的晶振输出引脚和晶振输入引脚之间连接一石英晶体，所述石英晶体两端分别连接第一电容和第二电容，所述第一电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚，所述第二电容的一端连接所述石英晶体，另一端连接主控芯片的电源引脚。

2.如权利要求1所述的系统，其特征在于，所述主控芯片的电源引脚还连接第三电容，所述第三电容接地。

3.如权利要求2所述的系统，其特征在于，所述第三电容连接在靠近所述主控芯片的电源引脚处。

4.如权利要求1所述的系统，其特征在于，所述主控芯片的电源引脚具体为主控芯片的锁相环的供电电源引脚，所述主控芯片的锁相环的供电电源引脚连接第三电容，所述第三电容接地。

5.如权利要求4所述的系统，其特征在于，所述第三电容靠近所述主控芯片的锁相环的供电电源引脚。

6.如权利要求1所述的系统，其特征在于，所述主控芯片的晶振输出引脚和晶振输入引脚之间还连接一个或多个电阻。

7.如权利要求1所述的系统，其特征在于，所述主控芯片的晶振输出引脚、晶振输入引脚、石英晶体、第一电容和第二电容的连线外围设置第一环路。

8.如权利要求1所述的系统，其特征在于，所述主控芯片上设有第一引脚和第二引脚，主控芯片的晶振输入引脚、石英晶体、第一电容和第一引脚的连线形成第二环路，主控芯片的第二引脚、石英晶体、第二电容和晶振输出引脚的连线形成第三环路。

9.如权利要求7所述的系统，其特征在于，所述第一环路连接主控芯片的第一引脚和第二引脚，主控芯片的晶振输入引脚、石英晶体、第一电容和第一引脚的连线形成第二环路，主控芯片的第二引脚、石英晶体、第二电容和晶振输出引脚的连线形成第三环路，所述第二环路和第三环路外侧与所述第一环路相连。

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