CN201732161U

CN201732161U - 一种基于数字信号处理器的高速恒定虚警率检测器

Info

Publication number: CN201732161U
Application number: CN201020188532XU
Authority: CN
Inventors: 王俊; 姚旺; 张玉玺; 蒋海; 张磊
Original assignee: Beihang University
Current assignee: Beihang University; Beijing University of Aeronautics and Astronautics
Priority date: 2010-05-05
Filing date: 2010-05-05
Publication date: 2011-02-02
Anticipated expiration: 2020-05-05

Abstract

一种基于数字信号处理器的高速恒定虚警率检测器，该检测器由滑窗模块、检测门限计算模块与信号检测模块组成，它们的连接关系是：被检测信号首先进入滑窗模块，筛选出检测单元、保护单元与参考单元，经由检测门限计算模块计算出所需的检测门限，最后由信号检测模块判定检测单元中是否存在目标。该检测器以经典的CA-CFAR为理论基础，在完成数据检测的过程中可以提供恒定的虚警概率，实现数据的恒虚警检测；该装置采用可编程器件DSP为数字信号处理核心器件，具有很强的灵活性和适应性；并具有超高的检测速度，可以满足现今几乎所有雷达的CFAR检测；它在雷达检测技术领域里具有实用价值和广阔的应用前景。

Description

一种基于数字信号处理器的高速恒定虚警率检测器

(一)技术领域：

本实用新型涉及一种基于数字信号处理器(即DSP)的高速恒定虚警率(即CFAR)检测器，属于雷达检测技术领域。

(二)背景技术：

雷达是军事和民用领域中探测目标的主要工具。雷达的主要任务就是在存在噪声、杂波与干扰的背景中检测并测量来自空中、地面或水面上的有用目标，为各种作战系统提供准确的目标信息。从本质上来讲，雷达信号的检测问题就是对某一坐标位置上的目标信号“有”或“无”的判断问题。在雷达自动检测系统中，通常是将自动检测和恒定虚警率(CFAR，constant false alarm rate)技术结合使用以保持在变化的杂波环境中获得可预测的检测性能和恒定的虚警率，使雷达在多变的背景信号中能够维持虚警率的恒定。恒虚警检测的好处是在检测样本之前不需要知道任何有关于背景噪声的先验信息。这种虚警概率的稳定性对于大多数的雷达，如搜索警戒雷达、跟踪雷达、火控雷达等都是至关重要的，因此，CFAR检测逐渐已经成为现代雷达的一项标准技术。

上个世纪80年代以来，随着信息技术和半导体技术的迅速进展，超高速集成电路(VHSIC)和超大规模集成电路(VLSI)技术得到了大幅度提高。低速、低可靠性的单片机以及小规模的集成电路已经越来越不能满足需要，正逐渐被DSP与可编程逻辑器件(如FPGA、CPLD)所取代。目前的CFAR检测器有多种实现方法，主要实现方法包括PC软件实现、DSP实现与FPGA实现。

墨西哥国家天体物理实验室于2008年提出了一种在FPGA中快速实现CFAR的硬件结构，具有很高的检测速度；同年，阿尔及利亚研究与发展中心与国立理工学院合作研制了一款基于TMS320C6711的CFAR检测器，其可应用于经典的脉冲压缩雷达中并完成信号的实时处理；印度电子器件与雷达发展研究所2009年研制的基于ADSP 21160的并行雷达处理机中成功实现了检测速度较高的CFAR检测器。在雷达仿真应用中，CFAR检测器较多的利用PC软件实现。

在上述的实现CFAR的方法中，利用PC软件实现CFAR检测开发简单，但是速度通常不能达到实时处理的要求，而且不适于应用于大规模的雷达检测系统中；利用FPGA实现CFAR处理具有很高的处理速度，但是具有开发难度大，周期长与灵活性差等缺点；利用普通的DSP实现CFAR处理也难以保证实时处理，只有采用高性能的内部并行度高的DSP才能兼顾CFAR处理的实时性与灵活性。

目前，我国的CFAR检测技术的研究大多停留于理论阶段，将CFAR检测技术应用到实际工作中去是十分重要的，因此我们设计了一种基于高速DSP(AD公司出品的ADSP-TS201 TigerSHARC)的CFAR检测器，该CFAR检测器利用CA(cell average)-CFAR检测方法，以500MHz为工作时钟，具有超高的检测速度，可以满足现阶段几乎所有雷达的数据检测的实时处理。

(三)实用新型内容：

1、目的：本实用新型的目的在于提供一种基于数字信号处理器的高速恒定虚警率检测器及其检测方法，它通过TS201的汇编语言实现该检测器的功能，克服了现有技术的不足。

2、技术方案：

(1)见图1所示，本实用新型一种基于数字信号处理器的高速恒定虚警率检测器，它是由滑窗模块、检测门限计算模块与信号检测模块组成，它们之间的位置连接关系、信号走向是：被检测信号首先进入滑窗模块，经由滑窗模块筛选出检测单元、保护单元与参考单元，然后经由检测门限计算模块计算出所需的检测门限，最后由信号检测模块判定检测单元中是否存在目标。

所述滑窗模块是由DSP内部的一系列取址单元和移位寄存器构成。它的功能是确定连续的待检测信号中的检测单元、保护单元与参考单元，取出它们的值用于后续的计算检测门限与信号检测，同时滑窗模块也具有滑动功能，因此可以保证信号的连续检测；

所述检测门限计算模块是由DSP内部的加法器与乘法器构成。它的功能是利用滑窗模块提取出的参考单元的数据，利用下式实时的计算信号的检测门限。其中T是所需的检测门限，x_i是参考单元，N为参考单元的数量，

为系统所要求保证的恒定虚警律；

T = α Σ_{i = 1}^{N} x_{i} = ({\overset{&OverBar;}{P}}_{FA}^{- 1 / N} - 1) Σ_{i = 1}^{N} x_{i}

所述信号检测模块是由一个比较器与数据记录单元构成。它的功能是检测样本中是否存在目标。其中比较器用于判定检测样本中是否存在目标，若检测单元超过了检测门限，则系统判定样本中目标存在，反之，判定目标不存在。数据记录单元则用于当判定检测样本中存在目标的情况下，记录目标所在的位置。

该检测器的工作原理介绍如下：

首先系统接收待检测信号，由滑窗模块提取出检测单元、保护单元与参考单元然后将数据送给检测门限计算模块，由检测门限计算模块计算出对于本次检测单元的检测门限，最后经由信号检测模块判定检测单元中是否存在目标，并记录目标位置。完成一次数据检测后，滑窗模块将自动移位，以保证检测的连续进行。

本检测器是以AD公司出品的高速DSPADSP-TS201 TigerSHARC为工作平台，系统工作时钟高达500MHz，平均指令周期仅为2ns。该检测器可以同时完成双路数据的检测，检测双路256点数据耗时5.37us，平均完成每点检测的时间为10.5ns。在保证一定的检测概率的同时，可以提供恒定的虚警概率，其检测速度可以满足现今几乎所有雷达的数据检测要求。它采用TS201提供的汇编语言实现。汇编语言可以充分的利用TS201的内部资源，提高系统的指令执行效率与并行度，比常用的利用C语言实现的系统工作效率提高了约1倍。

(2)一种基于数字信号处理器的高速恒定虚警率检测器的检测方法，该方法具体步骤如下：

步骤一：确定恒定的虚警概率与参考单元的数量，根据公式计算能保证恒定的虚警概率的检测门限，再根据计算结果判断目标存在与否。该检测器采用滑窗式CA(cellaverage)-CFAR检测方式，可以通过检测单元周围的参考单元实时的计算检测门限。在图1中，待检测单元位于参考窗的中心，保护单元(为排除目标能量泄露导致的漏警情况)与参考单元分别分布于检测单元两侧。在检测过程中，系统剔除检测单元的保护单元，通过参考单元实时的估计检测门限。检测门限的计算方法如下式所示

T = α Σ_{i = 1}^{N} x_{i} = ({\overset{&OverBar;}{P}}_{FA}^{- 1 / N} - 1) Σ_{i = 1}^{N} x_{i}

其中为要求的恒虚警概率，N为选定的参考单元数，α为乘积系数。这样，如果确定了恒定的虚警概率与参考单元的数量，我们就可以根据上式计算出能保证恒定的虚警概率的检测门限。若检测单元超过了检测门限，则视为目标存在于检测单元中，反之，则目标不存在。

步骤二：计算下一个测试单元的检测门限。其实现方法是：观察本次检测门限与下次检测门限的计算过程中的数据变化，利用滑动参考窗的方法，在将所有的参考单元重新求和的基础上，加上滑入的参考单元并且减去滑出的参考单元，如图2所示。这样做的好处是不论参考单元的数目是多少，计算检测门限的时间都是固定的，而且大大低于将所有参考单元重新求和的时间。

步骤三：利用TS201完成SIMD(单指令多数据流)处理模式。由于本检测器TS201中存在利用一条指令控制两套计算单元的控制机制，因此，使用该种指令完成SIMD处理模式。即利用一套指令使两套计算单元执行一样的功能。使用两套计算单元分别完成同样的数据检测功能，区别仅仅在于检测数据的地址不同，即完成了两路数据的检测，使本检测器具有同时检测双路数据的功能。

步骤四：利用TS201的分支预测机制，预测和判断目标存在与否。本检测器在检测目标存在与否的时候引入了分支预测机制。TS201中提供了强大的分支预测机制，一旦预测命中，将大大提高系统的执行效率，但系统不命中的情况下也将带来10-20个时钟周期的消耗。在使用分支预测机制时必须制定某种即将发生的事件，对于本检测器的情况，由于在检测序列中目标数量要远远小于噪声的数量，将即将发生的事件预测为目标不存在，这样所预测的事件发生的次数要远远大于预测失败的情况，这就大大的提高系统的执行效率。

步骤五：在寻址连续的4个样本数据时采用DAB(数据排队缓冲)操作。DAB操作可以在两个时钟周期之内使系统来寻址未对齐的连续的四个样本数据，DAB操作的具体实现方式如图3与4所示。图3和图4分别说明了排队和未排队的数据访问情况。当按照四字对齐访问存储器时，可以看到DAB不对数据排队，X-DAB内容不变。而当对未排队的数据进行访问时，如图4中四字加载word1～word4，首先需要进行一次读操作来初始化DAB，清除前面的数据，并载入连续的第一个正确数据。DAB自动决定来自地址指针的最近的四字边界，并从存储器中读入正确的四字载入。换句话说，对未排队数据，DAB访问需执行两个相同的操作：先在最近的四字边界加载，再加载正确的值。

步骤六：本检测器在检测的过程中，为了提高处理效率，尽可能的提高指令的并行度。其具体做法如表1与表2所示：后列表1中是完成一个样本检测所需要的所有操作。考虑到在TS201中，每个时钟周期系统可以并行的执行4条指令，为了尽量提高指令的并行度且不影响前后的处理关系，将检测一次样本的指令组织如后列表2左所示。为了进一步的提高系统的执行效率，建立了一条软件流水线，其流水线深度为20个时钟周期，如后列表2右所示，系统的执行效率在此基础上又提高了约100％。

3、本实用新型的优点及功效在于：该检测器以经典的CA-CFAR为理论基础，在完成数据检测的过程中可以提供恒定的虚警概率，实现数据的恒虚警检测；该装置采用可编程器件DSP为数字信号处理核心器件，具有很强的灵活性和适应性；系统工作时钟为500MHz，单指令周期时间为2ns，系统具有超高的检测速度，单点检测时间为10.5ns，可以满足现今几乎所有雷达的CFAR检测。

(四)附图说明：

图1是本检测器实现CA-CFAR的结构示意图。

图2是两次滑窗CFAR过程中数据的变化方式图。

图3是本检测器排队的数据的DAB访问示意图。

图4是本检测器未排队的数据的DAB访问示意图。

图5是本检测器的检测门限动态变化示意图。

图6是本检测器的虚警概率示意图。

图1中符号说明如下：

Z：所有参考单元的求和；

α：乘积因子；

图3中符号说明如下：

XR3：TS201中的计算寄存器；

XR2：TS201中的计算寄存器；

XR1：TS201中的计算寄存器；

XR0：TS201中的计算寄存器；

X-DAB：数据排队缓冲X；

图4中符号说明如下：

XR3：TS201中的计算寄存器；

XR2：TS201中的计算寄存器；

XR1：TS201中的计算寄存器；

XR0：TS201中的计算寄存器；

X-DAB：数据排队缓冲X；

(五)具体实施方式：

本实用新型一种基于数字信号处理器(DSP)的高速恒定虚警率检测器，它是由滑窗模块、检测门限计算模块与信号检测模块组成，它们之间的位置连接关系、信号走向是：被检测信号首先进入滑窗模块，经由滑窗模块筛选出检测单元、保护单元与参考单元，然后经由检测门限计算模块计算出所需的检测门限，最后由信号检测模块判定检测单元中是否存在目标。

为系统所要求保证的恒定虚警律；

T = α Σ_{i = 1}^{N} x_{i} = ({\overset{&OverBar;}{P}}_{FA}^{- 1 / N} - 1) Σ_{i = 1}^{N} x_{i}

一种基于数字信号处理器(DSP)的高速恒定虚警率检测器的检测方法，该方法具体步骤如下：

T = α Σ_{i = 1}^{N} x_{i} = ({\overset{&OverBar;}{P}}_{FA}^{- 1 / N} - 1) Σ_{i = 1}^{N} x_{i}

步骤六：本检测器在检测的过程中，为了提高处理效率，尽可能的提高指令的并行度。其具体做法如表1与表2所示：后列表1中是完成一个样本检测所需要的所有操作。考虑到在TS201中，每个时钟周期系统可以并行的执行4条指令，为了尽量提高指令的并行度且不影响前后的处理关系，将检测一次样本的指令组织如后列表2左所示。为了进一步的提高系统的执行效率，建立了一条软件流水线，其流水线深度为20个时钟周期，如后列表2右所示，系统的执行效率在此基础上又提高了约100。

下面再结合附图，对本实用新型的实施方式进行详细说明。

本CFAR检测器的结构示意图如图1所示，在检测单元周围选取一定数量的参考单元用以实时的估计检测门限，然后与检测单元相比较，如果检测单元超过了检测门限，则认为该单元存在目标，否则认为目标不存在。为防止主板能量泄露到邻近的单元中，在检测单元周围通常取一定数量的保护单元，在估计参考门限时，需要将检测单元剔除。

在本系统中我们取参考单元的个数N为16，保护单元个数为6，如图1所示。

本系统的核心处理器选用AD公司出品的ADSP-201 TigerSHARC(TS201)，该处理器是高性能DSP的代表之一，其内部采用超级哈佛结构与超标量技术。其指令长度为32位，内部总线宽度为128位，因此在一个周期内TS201可以并行的执行4条指令。其内部具有两个ALU与乘法器，这使得我们可以同时完成两组数据的CFAR处理。下面我们讨论CA-CFAR在TS201的具体实现方法。

如图1所示，我们将CA-CFAR的保护单元个数取为3个，将参考单元个数取为16个。我们在检测每一个样本时，均需要求得所有参考单元的和，然后再乘以一个系数得到检测门限。显然，每次检测时都将16个参考单元重新求和并不是一个好的办法。因此我们采用滑动检测窗的方式来检测。图2给出了相邻两点两次检测的数据变化，观察图2可以发现，其实每次滑窗只需在上一次求和的基础上加上两个新滑入的数据单元，再减去两个滑出的单元即可，这使我们可以不必每次都将所有的参考单元重新求和，只需要考虑每次检测窗的数据变化。但是这四个样本数据的地址并不连续，因此我们不能使用双字或四字操作(TS201提供一次寻址双字或四字的操作)在一个周期完成。注意到要完成检测还需要取检测单元x(n+12)，而x(n+12)～x(n+15)为连续四字，我们可以通过TS201提供的指令一次寻址这连续的四个数据。

但在TS201S中，双字、四字寄存器加载或存储访问时，存储器中的数据排队非常重要，也就是双寄存器载入或存储必须使用一个可被2整除的地址指针(双字对齐)；同样，四字寄存器载入或存储必须使用一个可被4整除的地址指针(四字对齐)。在我们滑动检测窗时，x(n+12)的地址只有1/4的概率满足四字对齐，而对于这种情况，TS201S提供了一种特殊的寻址方式：数据排队缓冲(DAB)访问。

在TS201S中，每个计算块都为访问未排队的数据提供了一个相关的数据排队缓冲(X-DAB和Y-DAB)。使用DAB程序可以执行一个对未排队的四字数据(四个word或八个short word)的存储器访问，并把数据载入到另外四个数据寄存器中。DAB实际上为一个四字FIFO(先入先出)，其使用单个四字缓冲区保存跨越四字边界的数据，并用来把FIFO的数据和当前的四字访问数据载入寄存器。

图3与图4分别说明了排队和未排队的数据访问情况。当按照四字对齐访问存储器时，可以看到DAB不对数据排队，X-DAB内容不变。而当对未排队的数据进行访问时，如图4中四字加载word1～word4，首先需要进行一次读操作来初始化DAB，清除前面的数据，并载入连续的第一个正确数据。DAB自动决定来自地址指针的最近的四字边界，并从存储器中读入正确的四字载入。换句话说，对未排队数据，DAB访问需执行两个相同的操作：先在最近的四字边界加载，再加载正确的值。

因此对于一次滑窗操作中需执行五次寄存器加载操作：x(n)、x(n+23)、x(n+9)、和两次DAB加载x(n+12)～x(n+15)。接下来考虑SIMD(单指令多数据流)，由于TS201中包含两个并行的计算单元，因此我们可以充分利用TS201中的内部计算单元，使TS201中的两个计算单元并行工作，使该检测器可以同时完成两路数据的检测。完成一次双路数据的检测所需要的所有操作如下表1所示。

表1完成双路数据检测所需所有操作

助记符	操作
		FX0	取通道1的数据x(n+23)
FY0	取通道2的数据x(n+23)
		FX1	取通道1的数据x(n)
FY1	取通道2的数据x(n)
		FX2	取通道1的数据x(n+8)
FY2	取通道2的数据x(n+8)
		K	调整KALU的寻址指针
J	调整JALU的寻址指针
		FX3	取通道1的数据x(n+12)
FY3	取通道2的数据x(n+12)
		FX4	取通道1的数据x(n+15)

FY4	取通道2的数据x(n+15)
		A1	双通道的上次求和结果+x(n+23)
D1	双通道的A1-x(n)
		A2	双通道的D1+x(n+8)
D2	双通道的A2-x(n+15)
		M	双通道的D2^*系数
Comp	双通道的M与x(n+12)相比较
		V	调整双通道的数据
Detect1	通过XSTAT的结果检测通道1是否存在目标
		Detect2	通过XSTAT的结果检测通道2是否存在目标

由于DSP操作的相关性，各操作的执行序列及数据相关性导致的延时如表二左所示。

从后列表二左可以看到，虽然分别使用JALU(J算术逻辑单元)和KALU(K算术逻辑单元)两个来加载两路待检测数据，由于大多数情况下，两路待检测数据会放在同一个Memory Block中，考虑到这种情况，不应在同一周期执行FX和FY的加载操作，以防止总线冲突引入的延迟。受此限制，SIMD方式下每滑窗一个数据单元，至少需要20个时钟周期。

另外，对于在Comp比较操作，完成后分别根据XSTAT和YSTAT的结果执行Detect1和Detect2操作。由于只有当检测到目标存在后才会执行跳转，这里我们利用了TS201提供的分支目标缓冲(BTB)与分支预测机制进行优化。如果系统预测正确，将减小TS201的系统开销。由于在一组数据的检测中，目标数量很少，因此检出目标的概率比较低，因此Detect1和Detect2应预测为不发生(NP)。

本检测器应用了软件流水的并行指令结构优化设计，安排如后列表二右所示，其中流水线深度为两级单元滑窗处理，完成一次滑窗CFAR操作需要10个时钟周期，效率提高了约100％。平均完成每点数据检测仅需要10.5ns，这使得该检测器可以应用于现今几乎所有雷达的信号检测中，具有广阔的应用领域。

表2CFAR检测器的并行指令优化

图5给出了本检测器的CFAR检测性能，在图5中，实线表示检测信号，虚线表示我们实时计算得到的检测门限，可以看到，仅仅存在目标的样本单元超过了检测门限，其它干扰均在检测门限以下，因此该CFAR检测器可以成功的检测出被干扰的信号；图6给出了完成10⁸次蒙特卡洛实验后得到的结果，实线是理论的虚警率值，虚线是我们的CFAR检测器的统计虚警率值，可以观察得到本系统实际的虚警概率与理论值相当吻合，具有良好的恒虚警性。

根据本实用新型，用汇编语言语言在TS201上设计实现了一款高速CFAR检测器并提出了一种并行优化数字信号处理的方法，具有以下优点：

检测速度高，性能卓越，有良好的恒虚警性。

利用软件与硬件结合的设计方法，用户可以灵活修改。

本系统中优化CFAR的算法可以推广到其他数字信号处理算法中。

可见，利用TS201设计与实现的CFAR检测器有很高的应用价值，可以应用于军用雷达信号检测中，同时也可以在民用数据检测领域发挥很大作用，有良好的发展空间。

Claims

1.一种基于数字信号处理器的高速恒定虚警率检测器，其特征在于，它是由滑窗模块、检测门限计算模块与信号检测模块组成，它们之间的位置连接关系、信号走向是：被检测信号首先进入滑窗模块，经由滑窗模块筛选出检测单元、保护单元与参考单元，然后经由检测门限计算模块计算出所需的检测门限，最后由信号检测模块判定检测单元中是否存在目标；

所述滑窗模块是由DSP内部的取址单元和移位寄存器构成；

所述检测门限计算模块是由DSP内部的加法器与乘法器构成；

所述信号检测模块是由一个比较器与数据记录单元构成。