CN201557187U - 一种数字视频字符叠加系统 - Google Patents
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Abstract
本实用新型公开了一种数字视频字符叠加系统，包括串并转换芯片、控制器、视频解码器、字符叠加芯片，还包括FPGA处理芯片，所述的串并转换芯片与FPGA处理芯片单向连接，所述的FPGA处理芯片还分别与控制器和字符叠加芯片双向连接、并与视频解码器单向连接，所述的控制器还与字符叠加芯片单向连接。由于本实用新型可以在数字视频信号上叠加字符，可以直接修改数据流中的Cb、Y、Cr、Y的值，叠加完字符的数字视频信号经过视频解码芯片转换为模拟视频信号输出，从而实现了多种字符叠加颜色和多种输出格式的目的，可以满足对叠加字符颜色有要求、同时需要在数字视频和模拟视频上叠加字符的使用者，拓展了字符叠加的使用范围。
Description
技术领域
本实用新型涉及一种视频信号处理技术，特别是一种数字视频字符叠加系统。
背景技术
如图1所示，现有的数字视频字符叠加系统的字符叠加方法都是将输入的数字视频信号进行串并转换处理，然后通过控制器控制视频解码芯片将并行的数字视频信号转换为模拟视频信号(CVBS)，同时控制器还要控制字符叠加芯片输出所需加字的键信号和填充信号。键信号为低电平时表示此时无加字信息，键信号为高电平时表示此时有加字信息，填充信号即为加字信号。将模拟视频信号和填充信号作为两路输入送给切换芯片，将键信号作为切换芯片的控制信号，这样在键信号为高电平时输出模拟视频信号，在键信号为低电平是输出填充信号，就实现了在视频信号上叠加字符。这种方法的不足之处在于：受到字符叠加芯片限制，叠加字符的颜色单一；不能提供数字视频信号加字。这些不足之处限制了字符叠加方法的应用，无法满足不同使用者、不同场合的需求。
发明内容
为解决现有技术存在的上述问题，本实用新型要设计一种多种字符叠加颜色和多种输出格式的数字视频字符叠加系统。
为了实现上述目的，本实用新型的技术方案如下：一种数字视频字符叠加系统包括串并转换芯片、控制器、视频解码器、字符叠加芯片，还包括FPGA处理芯片，所述的串并转换芯片与FPGA处理芯片单向连接，所述的FPGA处理芯片还分别与控制器和字符叠加芯片双向连接、并与视频解码器单向连接，所述的控制器还与字符叠加芯片单向连接。
本实用新型所述的FPGA处理芯片的功能有二个：一是根据定时基准信号第4个字包含的场消隐状态和行消隐状态信息将输入的SDI信号的行、场同步信号分离出来并传送给字符叠加芯片；二是在有填充信号时根据填充字的颜色将所对应的数据填入到数据块中形成字信号，并根据键信号来判断是输出原来的SDI信号还是字信号。
本实用新型所述的FPGA处理芯片是XC3S500E芯片。
与现有技术相比，本实用新型具有以下有益效果：
1、由于本实用新型是在数字视频信号上叠加字符，可以直接修改数据流中的Cb、Y、Cr、Y的值，该值就是用来控制亮度、颜色的，所以可以任意选择叠加字符的颜色，从而实现了多种字符叠加颜色的目的。这种方法可以满足对叠加字符颜色有要求的使用者。
2、由于本实用新型是在数字视频信号上叠加字符，叠加完字符的数字视频信号经过视频解码芯片转换为模拟视频信号输出，因此同时具有叠加字符的数字视频信号和叠加字符的模拟视频信号，这就达到了多种输出格式的要求，满足了同时需要在数字视频和模拟视频上叠加字符的使用者，拓展了字符叠加的使用范围。
附图说明
本实用新型共有附图3张，其中：
图1是现有数字视频字符叠加系统的示意图。
图2是本实用新型的数字视频字符叠加系统的示意图。
图3是定时基准信号图。
图中，1、串并转换芯片，2、FPGA处理芯片，3、视频解码器，4、控制器，5、字符叠加芯片。
具体实施方式
下面结合附图对本实用新型进行进一步地描述。如图2所示，一种数字视频字符叠加系统包括串并转换芯片1、控制器4、视频解码器3、字符叠加芯片5，还包括FPGA处理芯片2，所述的串并转换芯片1与FPGA处理芯片2单向连接，所述的FPGA处理芯片2还分别与控制器4和字符叠加芯片5双向连接、并与视频解码器3单向连接，所述的控制器4还与字符叠加芯片5单向连接。所述的FPGA处理芯片2的功能有二个：一是根据定时基准信号第4个字包含的场消隐状态和行消隐状态信息将输入的SDI信号的行、场同步信号分离出来并传送给字符叠加芯片5；二是在有填充信号时根据填充字的颜色将所对应的数据填入到数据块中形成字信号，并根据键信号来判断是输出原来的SDI信号还是字信号。所述的FPGA处理芯片2是XC3S500E芯片。
本实用新型的字符叠加方法包括以下步骤：
A、串并转换芯片1将输入的数字视频信号进行串并转换处理输出并行的数字视频信号。即将串行数据转换为10bit并行数据，视频数据字是以27兆字/秒的速率复用传送的，其顺序是：Cb、Y、Cr、Y、Cb、Y、Cr，……其中，Cb，Y，Cr这三个字指的是同址的亮度和色差信号取样，后面的Y字对应于下一个亮度取样。
B、并行的数字视频信号输入FPGA处理芯片2后，FPGA处理芯片2根据定时基准信号第4个字包含的场消隐状态和行消隐状态信息将输入的SDI信号的行、场同步信号分离出来并传送给字符叠加芯片5；字符叠加芯片5通过行、场同步信号实现键信号、填充信号与SDI信号的同步；FPGA处理芯片2在有填充信号时根据填充字的颜色将所对应的数据填入到数据块中形成字信号，并根据键信号来判断是输出原来的SDI信号还是字信号；这样最终的输出就是叠加完字的数字视频信号。更具体的说明如下：
所述的视频信号数据由视频定时基准码和视频数据块共同组成。视频定时基准码(SAV，EAV)有两个定时基准信号，一个在每个视频数据块的开始(Start ofActiveVideo，SAV)，另一个在每个视频数据块的结束(End of Active Video，EAV)，如图3所示。
每个定时基准信号由4个字的序列组成，格式如下：
FF 00 00 XY(数值以16进制表示，FF 00留供定时基准信号用)头三个是固定前缀，第4个字包含定义第二场标识、场消隐状态和行消隐状态的信息。
所述的定时基准信号内的比特分配列于表1：
表1
| 数据比特号 | 第一字(FF) | 第二字(00) | 第三字(00) | 第四字(XY) |
| 9(MSB) | 1 | 0 | 0 | 1 |
| 8 | 0 | 0 | 0 | F |
| 7 | 1 | 0 | 0 | V |
| 6 | 1 | 0 | 0 | H |
| 5 | 1 | 0 | 0 | P3 |
| 4 | 1 | 0 | 0 | P2 |
| 3 | 1 | 0 | 0 | P1 |
| 2 | 1 | 0 | 0 | P0 |
| 1 | 1 | 0 | 0 | 0 |
| 0 | 1 | 0 | 0 | 0 |
上表中，F为场标识信息，V为场消隐状态信息，H为行消隐状态信息。
更具体的步骤如下：
1、FPGA处理芯片2根据定时基准信号中的场标识、场消隐状态和行消隐状态信息来判别当前的行、场状态，形成行、场信号，并传送给字符叠加芯片；
2、控制器4控制字符叠加芯片5输出键信号、填充信号，并传送给FPGA处理芯片2。这里键信号为低电平时表示此时无加字信息，键信号为高电平时表示此时有加字信息，填充信号即为加字信号；
3、字符叠加芯片5通过行、场同步信号实现键信号、填充信号与SDI信号的同步；
当填充信号到来时，将数据流中原来的Cb、Y、Cr、Y数据以所选加字颜色的对应数据代替，对应关系见表2：
表2
| 颜色 | Cb | Y | Cr | Y |
| 白 | 200H | 3ACH | 200H | 3ACH |
| 黄 | 040H | 348H | 249H | 348H |
| 青 | 297H | 2A6H | 040H | 2A6H |
| 颜色 | Cb | Y | Cr | Y |
| 绿 | 0D7H | 242H | 089H | 242H |
| 粉 | 329H | 1AAH | 377H | 1AAH |
| 红 | 169H | 146H | 3C0H | 146H |
| 兰 | 3C0H | 0A4H | 1B7H | 0A4H |
| 黑 | 200H | 040H | 200H | 040H |
数据块中数据顺序是：Cb、Y、Cr、Y、Cb、Y、Cr，……其中，Cb，Y，Cr这三个字指的是同址的亮度和色差信号取样，后面的Y字对应于下一个亮度取样；
4、FPGA处理芯片2在有填充信号时把字的颜色对应的数据填充到数据块中形成字信号，并根据键信号来判断是输出原来的SDI信号还是字信号。
C、叠加完字的数字视频信号经过视频解码器3转换为模拟视频信号。
Claims (3)
1.一种数字视频字符叠加系统包括串并转换芯片(1)、控制器(4)、视频解码器(3)、字符叠加芯片(5)，其特征在于：还包括FPGA处理芯片(2)，所述的串并转换芯片(1)与FPGA处理芯片(2)单向连接，所述的FPGA处理芯片(2)还分别与控制器(4)和字符叠加芯片(5)双向连接、并与视频解码器(3)单向连接，所述的控制器(4)还与字符叠加芯片(5)单向连接。
2.根据权利要求1所述的数字视频字符叠加系统，其特征在于：所述的FPGA处理芯片(2)的功能有二个：一是根据定时基准信号第4个字包含的场消隐状态和行消隐状态信息将输入的SDI信号的行、场同步信号分离出来并传送给字符叠加芯片(5)；二是在有填充信号时根据填充字的颜色将所对应的数据填入到数据块中形成字信号，并根据键信号来判断是输出原来的SDI信号还是字信号。
3.根据权利要求1所述的数字视频字符叠加系统，其特征在于：所述的FPGA处理芯片(2)是XC3S500E芯片。
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Publications (1)
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|---|---|---|---|---|
| CN105187766A (zh) * | 2015-07-21 | 2015-12-23 | 中国科学院西安光学精密机械研究所 | 一种接收HDI-SDI和Cameralink接口的视频显示模块 |
| CN106534722A (zh) * | 2016-12-19 | 2017-03-22 | 中国科学院长春光学精密机械与物理研究所 | 基于fpga的视频流字符叠加处理系统及处理方法 |
| CN110290336A (zh) * | 2019-07-16 | 2019-09-27 | 深圳市殷泰禾技术有限公司 | 一种高清视频多媒体信息叠加器 |
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2009
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Granted publication date: 20100818 Termination date: 20121020 |