CN201527452U - 用于雷电探测的远程智能升级装置 - Google Patents
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Abstract
本实用新型涉及用于雷电探测的远程智能升级装置，由上位机、DSP、FPGA、CPLD、FLASH、SRAM及数据通信接口组成，上位机由通信网络接入数据通信接口外端侧输入输出口，数据通信接口内端侧输入输出口与DSP内部串行通讯接口(以下简称SCI)的输入输出口相连接，SRAM通过数据总线和地址总线以及控制总线与DSP相连，两个FLASH的输入输出端与DSP内部串行外设接口(以下简称SPI)的输入输出端通过SPI总线连接，两个FLASH片选信号端分别与DSP对应的片选信号端相连；CPLD与DSP之间通过地址总线和数据总线以及控制总线相连，FPGA通过配置控制总线与CPLD相连，CPLD的配置数据输出I/O口与FPGA的数据输入口DATA0相连接。
Description
技术领域
本实用新型属于雷电探测领域，涉及雷电信号识别模型的远程升级装置，特别是用于雷电探测的远程智能升级装置，其用于实现雷电探测器雷电信号识别模型的在线远程智能升级和调整。
背景技术
现有的雷电探测器通常是建立特定的雷电信号识别模型及识别程序来检测雷电活动所产生的低频/甚低频(LF/VLF)段电磁辐射场所对应的电磁辐射波的感应信号。研究和实验证明，传播过程中的低频/甚低频(LF/VLF)段的电磁辐射波，会由于地球表面传播路径情况的不同而发生畸变，因此一个完备的雷电信号识别模型是准确识别雷电电磁辐射场信号，区分雷电放电类型的关键。
目前公开的雷电探测器，其采用的雷电信号识别模型一般是由分立的硬件逻辑门组合搭建实现，其特点是实现起来较为简单，能够基本满足雷电探测的要求。其不足之处是：硬件逻辑门在组合定型后，组合逻辑固定，雷电信号识别模型不可能根据实际应用的需要而调整雷电信号识别模型的逻辑组合。
中国专利文献03808337.X闪电探测和数据获得系统，公开了一种雷电探测器，从该中国专利文献所描述的内容可知，其采用的雷电信号识别模型是利用计算机程序语言进行描述的，并在数字信号处理器(简称DSP)上实现的，由于识别程序是利用计算机程序语言描述，因此其雷电信号识别模型可通过程序语言进行修改，该雷电信号识别模型在一定程度上具有可更改和修正能力。另外，该中国专利文献所述雷电探测器中设计了一种人机对话机制，可根据使用者的需要选择雷电信号识别模型的功能类型。但是，该中国专利文献所描述的雷电信号识别模型并不具备识别程序的在线远程升级能力，没有提供远程升级功能接口，并且，其雷电信号识别模型的功能是预先设定好的，只能选择预先设定好的不同功能的雷电信号识别模型来归类云闪或地闪，其模型本身是固定的，无法根据探测环境的改变而及时调整雷电信号识别模型。
实用新型内容
本实用新型的目的是，针对上述现有技术存在的不足，提出用于雷电探测的远程智能升级装置。实现对雷电探测器中的核心部件——雷电信号识别模型的在线远程智能升级，从而增强雷电探测器对雷电电磁辐射波信号的识别能力。
本实用新型的技术解决方案是：采用DSP，FPGA，其特征在于：由上位机、DSP、FPGA、CPLD、FLASH、静态存储器(简称SRAM)及数据通信接口组成，FLASH包括有第一FLASH和第二FLASH；上位机由通信网络接入数据通信接口外端侧输入输出口，数据通信接口内端侧输入输出口与DSP内部串行通讯接口(以下简称SCI)的输入输出口相连接，SRAM通过数据总线和地址总线以及控制总线与DSP相连，两个FLASH的输入输出端与DSP内部串行外设接口(以下简称SPI)的输入输出端通过SPI总线连接，两个FLASH片选信号端分别与DSP对应的片选信号端相连；CPLD与DSP之间通过地址总线和数据总线以及控制总线相连，FPGA通过配置控制总线与CPLD相连，CPLD的配置数据输出I/O口与FPGA的数据输入口DATA0相连接。
其特征在于：所述的第一FLASH和第二FLASH采用的大容量串行FLASH存储器，每个FLASH存储器内划分有奇偶存储区。
其特征在于：所述的SRAM采用的是高速并行异步存储器。
本实用新型的优点是，设计合理、方便实用，可及时将调整后的雷电信号识别模型数据文件通过在线远程智能升级方式进行升级，增强了对雷电电磁辐射波信号的识别能力，同时，本实用新型具有智能管理和自我恢复机制，在遇到数据错误和雷电信号识别模型升级失败后，可自动加载旧有的数据文件，从而确保在不失去功能的情况下继续工作。
附图说明
图1、本实用新型的结构示意方框图
图2、本实用新型的最佳实施例的DSP及外部扩展电路原理图
图3、本实用新型的最佳实施例的FPGA和CPLD升级电路原理图
图4、本实用新型的FPGA升级时序图
具体实施方式
下面，结合附图对本发明的具体实施方式作进一步详细的描述。
图1是本实用新型的结构示意方框图，其中，1.上位机，2.数据通信接口，3.DSP，4.CPLD，5.第一FLASH，6.第二FLASH，7.SRAM，8.FPGA，S1.FPGA的配置使能信号，S2.FPGA配置输入完成信号，S3.FPGA配置状态信号，S4.FPGA配置时钟信号，S5.FPGA配置文件输入信号。
图2是本实用新型所采用的DSP及其外部扩展电路原理图。U1.为DSPTMS320F2812，其中共有4个单元组成，分别为U1A、U1B、U1C、U1D。DSP上XA0至XA18为19位地址总线I/O口，可实现与外部扩展器件的19位并行地址总线的连接和地址信号交换。DSP上XD0至XD15为16位数据总线I/O口，其可实现与外部16位并行数据总线器件的连接和数据交换。U2为外部扩展存储器——即图1中的第一FLASH5，在本发明中优选方案是选择8M串行FLASH，存储器SST25VF080B，通过SPI串行数据总线与DSP串行外部接口连接，并连接片选使能信号SPISTEA实现控制选择。U3为本实用新型中优选的数据通信接口方案，采用RS422通信规约，使用MAX1490实现外部接口电路。MAX1490上的DI和RO分别为内侧端输入输出引脚，并与DSP的SCITXDB和SCIRXDB引脚相连，实现数据数据输入输出。U4为外部扩展存储器——即图1中的第二FLASH6，优选方案为SST25VF080B，DSP通过片选信号MFSXA实现控制选择。U8为外部缓存器——即图1中的SRAM7，可实现通信数据的高速缓存和调用，优选方案为IS61LV51216。
图3是本实用新型所采用的FPGA和CPLD升级控制电路原理图，其中U5是CPLD逻辑器件，其在接到DSP升级操作后，启动内部FPGA升级控制管理操作。数据总线和地址总线D0至XD15与A0至A18分别与图2中DSP的数据总线和地址总线相连，DSP CONF1至5为DSP控制信号由图2中DSP对应引脚输入至CPLD对应I/O口。FPGA包含多个部件，在本发明给出图3中涉及FPGA使用的部件U6I，U6I作为FPGA的升级接口包括数据输入引脚DATA0、升级配置时钟引脚DCLK、升级配置使能引脚nCONFIG、升级配置状态引脚nSTATUS、配置完成信号引脚CONF_DONE，以上各引脚分别与CPLD已定义的对应引脚相连。MSEL0和MSEL1为模式设置引脚，本发明中FPGA工作在被动模式中，MSEL0与高电平VCC相连，MSEL1与地GND相连。U7为晶振，其时钟输出引脚与CPLD时钟输入引脚相连，为CPLD提供系统时钟。
如图1、图2、图3所示，本实用新型由上位机1，DSP3，FPGA8，CPLD4，第一FLASH5，第二FLASH 6，SRAM7，及数据通信接口2组成，上位机1由通信网络接入数据通信接口2外端侧输入输出口，数据通信接口2内端侧输入输出口与DSP3内部SCI的输入输出口相连接，SRAM7通过数据总线和地址总线以及控制总线与DSP3相连，第一FLASH5的输入输出端与DSP3内SPI的输入输出端通过SPI总线连接，第二FLASH6片选信号端与DSP3片选信号端相连；CPLD4与DSP3之间通过地址总线和数据总线以及控制总线相连，FPGA8通过配置控制总线与CPLD4相连，CPLD4的配置数据输出I/O口与FPGA8的数据输入口DATA0相连接。
图4为本实用新型的CPLD控制FPGA升级时序图，DATA为数据输入，DCLK时钟信号，nCONFIG配置使能信号，nSTATUS配置状态信号，CONF_DONE配置完成信号，INIT_DONE初始化完成信号，USER I/O为用户I/O口信号，如下表1是图4中各个特征参数的含义和条件说明。
表1
| 名称 | 描述(时间) | 最小 | 最大 | 单位 |
| tCF2CD | nCONFIG低电平到CONF_DONE低电平 | - | 800 | ns |
| tCF2ST0 | nCONFIG低电平到nSTATUS低电平 | - | 800 | ns |
| tCFG | nCONFIG低电平脉冲宽度 | 2 | - | μs |
| tSTATUS | nSTATUS低电平脉冲宽度 | 10 | 40 | μs |
| tCF2ST1 | nCONFIG高电平到nSTATUS高电平 | - | 40 | μs |
| tCF2CK | nCONFIG高电平到第一个DCLK时钟上升沿 | 40 | - | μs |
| tST2CK | nSTATUS高电平到第一个DCLK时钟上升沿 | 1 | - | μs |
| tDSU | 在DCLK时钟上升沿前，Data数据建立时间 | 7 | - | ns |
| tDH | DCLK时钟上升沿后，DATA数据保持时间 | 0 | - | ns |
| tCH | DCLK高电平时间宽度hightime | 4 | - | ns |
| tCL | DCLK低电平时间宽度 | 4 | - | ns |
| tCLK | DCLK周期 | 10 | - | ns |
| fMAX | DCLK频率 | - | 100 | MHz |
| tCD2UM | CONF_DONE高电平到用户模式开始的时间间隔 | 18 | 40 | μs |
如图1所示，升级系统包括DSP3，FPGA8，CPLD4，第一FLASH5，第二FLASH 6，SRAM7。上位机1通过多种通信网络实现与升级系统的连接，用户可根据雷电探测的需要，通过上位机1开启雷电信号识别模型升级功能。图中2为升级系统与外界上位机实现连接的数据通信接口，在本实用新型中首选方案是MAX1490。参照图2所示，数据通信接口2采用的是器件U3，其工作模式设置为全双工通信模式。数据通信接口2将上位机1发送而来的命令信号和数据文件信号通过内部SCI总线传送给DSP3，DSP3包括全局控制管理器、数据处理器和人机对话窗口。在本实用新型中优选方案是采用TI公司的TMS320F2812DSP芯片，如图2中U1所示。这一芯片具有丰富外部扩展接口，可实现可靠快速的系统管理和数据处理，方便建立各种系统管理接口和应用接口。DSP3通过其内部SCIB通信端口，输入信号由SCIRXDB进入DSP3内部，DSP3根据程序设定可将相关数据信息通过SCITXDB送出。通过以上链路搭建和响应程序设计可实现升级系统与外界的信息和数据交换。需要进一步说明的是，为了提高系统的运行效率，所收到的数据文件将会被立即存入SRAM7。
雷电信号识别模型升级命令进入DSP3后，DSP3首先针对命令的有效性进行验证。在本实用新型中，优选的校验方案是，针对命令型数据采取命令字和校验和方式，针对数据文件采取段码和CRC校验方式。验证正确后，DSP3发出确认信号，通知上位机1开始发送数据文件。
考虑到通信带宽和实际应用的影响，数据文件采取分段方式发送。在收到DSP3发送来的确认命令后，上位机1随机将数据文件进行分段编号处理，并从第一段开始发送文件。DSP3在接收到每段数据文件后，按照设计要求进行文件校验，校验正确的数据段将被DSP3转存于SRAM7内，同时DSP3将向上位机1发送数据段收到确认信息。所有数据段均正确接收后，将被DSP3转存于外部存储器第一FLASH5和第二FLASH6内。
如上述进程，上位机1和DSP3反复进行数据通信操作，直至全部数据段收到为止。在进行上述数据段接收进程中，如出现数据错误，DSP3会请求3次重发，如在3次或规定时间内未收到正确数据则DSP3自动退出升级界面。如出现通信延迟，并且在规定时间内未有数据响应，则系统亦会退出升级。
图1中，两个FLASH分别为第一FLASH5和第二FLASH6，在本实用新型中的优选方案是SST25VF080B芯片，如图2中U2和U4所示，这一芯片是利用SPI总线进行数据交换，具有8Mbit存储容量。在本实用新型优选方案中，第一FLASH5和DSP3是通过DSP3的SPI总线连接，并由SPISTEA对第一FLASH5进行片选信号控制，如图2中，U1B和U2间的连接。对于缓存于SRAM7中的数据文件，U1B将选通U2，使其进入可输入数据状态，之后，U1B通过SPISIMOA端口将全部数据发送至U2的SI端口用于存储。
如图1所示，数据文件全部发送完毕并校验正确后，DSP3将通过控制线S1启动CPLD4进入FPGA8配置工作状态，并将存储于第一FLASH5中对应空间的数据文件全部读出，并再次进行数据校验，然后通过数据总线将数据文件并行送入CPLD4中。如图3所示，U5为本实用新型中优选方案LC4256V-75T100I CPLD，CPLD4是一种可编程的逻辑器件，除特定引脚外，具有丰富的可编程I/O口，用户可根据需要定义不同引脚工作类型。U5对应定义的I/O口通过数据总线D0至D15、地址总线A0至A18和控制线与图2中U1A对应端口相连，如图3和图2所示。
在本实用新型中，DSP3启动CPLD4配置状态，并将数据文件通过并行数据总线传入CPLD4后，升级系统的升级控制工作将由CPLD4暂时接管。如图1所示，CPLD4被设置成为FPGA8的智能升级控制器，并通过对应控制引脚相连。如图3所示，U6I为优选FPGA方案，其型号为EP2C20F256I8N，其升级配置引脚DATA0、DCLK、CONF_DONE、nCONFIG、nSTATUS分别与U5A对应引脚相连。U5A对应引脚的工作状态可由程序设定，并根据FPGA配置时序图对FPGA进行控制操作，CPLD4配置工作的时序如图4所示。
FPGA8的一个完整的配置过程将经历，复位、配置、初始化等过程。FPGA8正常上电后，当其nCONFIG管脚被拉低时(至少持续40us)，器件处于复位状态。这时所有的配置RAM内容被清空，并且所有I/O处于高阻状态。FPGA8状态管脚nSTATUS和CONF_DONE管脚也将输出为低。当FPGA8的nCONFIG管脚上出现一个从低到高的跳变后，配置开始，同时芯片会采样配置模式(MSEL)管脚的信号状态。随后，芯片将释放漏极开路输出的nSTATUS管脚，使其由片外上拉电阻拉高，使FPGA8进入可接受配置数据状态。在接收配置数据的过程中，配置数据由DATA管脚送入，配置时钟信号有DCLK管脚送入，配置数据在DCLK的上升沿被锁存到FPGA8中。每一个时钟上升沿送入1bit数据。当配置数据被全部载入FPGA8中后，FPGA8上的CONF_DONE信号就会被释放，而漏极开路输出的CONF_DONE信号将由外部上拉电阻拉高。CONF_DONE管脚由低到高的跳变表示配置的完成和初始化的开始。在初始化完成以后，器件上漏极开路输出的INIT_DONE管脚将被释放，同时被外部上拉电阻拉高，给出升级完成信号，FPGA8进入用户配置模式，所有内部逻辑及I/O都将按照所传送的配置文件设计运行。
经过以上进程，新的雷电信号识别模型数据文件被加载到FPGA8中，FPGA8将根据数据文件所设定的逻辑关系和雷电识别程序配置对应的I/O口和内部逻辑，从而实现雷电信号识别模型的升级调整。
在本实用新型中，升级系统是实时运行在通信网络之上，并且，升级所对应的雷电探测装置亦是处在户外工作状态，在有升级命令中断时，主系统首先会根据当前运行环境(是否存在密集的雷电活动)来判断是否需立即进行升级操作，如存在密集雷电活动，所传送的数据文件将会暂存于外部存储器第一FLASH5中，并等待系统空闲期再进行升级操作，从而不影响现有系统的正常数据获取能力。
需要说明的是，在本实用新型中，外部存储器设置为双FLASH模式，即第一FLASH5和第二FLASH6，第二FLASH6为第一FLASH5的备份。在以上所述的过程中，如果FPGA8配置及初始化成功，DSP3将读取第一FLASH5中对应的数据文件，并将此数据文件写入第二FLASH6中进行备份存储。需要进一步说明的是，第一FLASH5和第二FLASH6的内部存储空间均被划分为两个区域。以第一FLASH5为例，其内部存储器被划分为奇偶两个存储区，在本发明中，奇存储区只存放奇数版本号的数据文件，偶存储区只存放偶数版本号的数据文件。第二FLASH6与第一FLASH5使用相同型号的芯片。在升级过程中，如出现新数据文件升级失败，则系统会自动读取旧有数据文件对FPGA8进行配置，从而保证雷电探测的系统功能。
需要进一步说明的是，在本实用新型中，上位机1和升级系统间可通过多种通信通道进行连接，通过这些通信通道，上位机1可将具有校验位的升级命令传送至升级系统中的DSP3中，DSP3在确认命令后，将会返回确认信号，上位机1在收到确认信号后，将数据文件分段，并在每段中加入CRC校验位组成具有校验机制的数据段文件，并逐一发送至DSP3中，DSP3逐一接收每段数据文件，并对每段数据文件进行校验，校验正确后，DSP3将返回对应数据段文件确认信号给上位机1，上位机1在收到对应段号数据文件的确认信号后，才会发送后续数据段文件，如DSP3返回错误信号，上位机1将重新发送对应段号数据文件段，如果在规定时间内上位机1未收到确认信号，则上位机1向使用者提示错误信息——发送失败。在所有数据段均正确完整发送至DSP3内后，DSP3便会将所有数据段文件组合，并交由CPLD4，CPLD4将数据文件重新编码，并开始对FPGA8进行升级配置，FPGA8升级配置正确后，将返回确认信号至DSP3，DSP3在收到FPGA8的确认信号后，将给上位机1返回升级成功确认信号，上位机1在收到升级成功确认信号后，将向使用者提示升级成功。如果上位机1收到升级失败信号，上位机1将向使用者提示升级失败，并关闭升级操作窗口。
通过以上描述，可以清楚知道，通过所建立的数据通信机制能够实现本实用新型的远程在线升级，实现本实用新型中的雷电信号识别模型的在线调整和修正。
Claims (3)
1.用于雷电探测的远程智能升级装置，采用DSP，FPGA，其特征在于：由上位机(1)、DSP(3)、FPGA(8)、CPLD(4)、FLASH存储器、静态存储器SRAM(7)及数据通信接口(2)组成，FLASH存储器包括有第一FLASH存储器(5)和第二FLASH存储器(6)；上位机(1)由通信网络接入数据通信接口(2)外端侧输入输出口，数据通信接口(2)内端侧输入输出口与DSP(3)内部串行通讯接口SCI的输入输出口相连接，静态存储器SRAM(7)通过数据总线和地址总线以及控制总线与DSP(3)相连，两个FLASH存储器的输入输出端与DSP(3)内部串行外设接口SPI的输入输出端通过SPI总线连接，两个FLASH存储器片选信号端分别与DSP(3)对应的片选信号端相连；CPLD(4)与DSP(3)之间通过地址总线和数据总线以及控制总线相连，FPGA(8)通过配置控制总线与CPLD(4)相连，CPLD(4)的配置数据输出I/O口与FPGA(8)的数据输入口DATA0相连接。
2.根据权利要求1所述的用于雷电探测的远程智能升级装置，其特征在于，所述的第一FLASH存储器(5)和第二FLASH存储器(6)采用的大容量串行FLASH存储器，每个FLASH存储器内划分有奇偶存储区。
3.根据权利要求1所述的用于雷电探测的远程智能升级装置，其特征在于，所述的静态存储器SRAM(7)采用的是高速并行异步存储器。
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