CN201252554Y - 基于自适应均衡和软判决纠错译码的散射调制解调器 - Google Patents

Abstract

本实用新型公开了一种基于自适应均衡和软判决纠错译码的散射调制解调器，它涉及通信领域中抗码间干扰能力强、误码率性能好的调制解调器装置。它由辅助复接器、低中频调制器、D/A变换器、本振模块、混频器、带通滤波器、放大器、中频放大器、A/D变换器、解调器、辅助分接器、电源等部件组成。它采用自适应均衡技术和软判决纠错译码技术，达到了抗强码间干扰和降低误码率的效果，自适应均衡技术还具有分离多径功能，实现了散射信道中的隐分集增益能力。本实用新型具有集成化程度高、性能稳定可靠、体积小、重量轻、机动性好等特点，特别适于在大容量散射通信系统中作调制解调器装置。

Description

基于自适应均衡和软判决纠错译码的散射调制解调器

技术领域

本实用新型涉及通信领域中的一种基于自适应均衡和软判决纠错译码的大容量散射调制解调器，特别适用于作功率严重受限、码间干扰强、对误码率性能要求高的大容量散射通信的调制解调器装置。

背景技术

散射通信技术中，由变参信道的多径时延展宽所引入的码间干扰是影响大容量信号传输的首要问题。传统的散射通信设备采用的失真自适应相干检测技术虽然能够在一定程度上消除符号间干扰的影响，但当传输速率进一步提高时其抗码间干扰能力难以满足更高的要求，而且误码率性能也不理想，因此不是解决大容量散射传输的最佳解决方法。

实用新型内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种具有较强抗码间干扰能力和好的误码率性能的基于自适应均衡和软判决纠错译码的大容量散射调制解调器，且本实用新型还具有集成化程度高、成本低廉、体积小、重量轻、性能稳定可靠、维护方便等优点。

本实用新型的目的是这样实现的：

它包括辅助复接器1、低中频调制器2、D/A变换器3、本振模块4、混频器5、带通滤波器6、放大器7、中频放大器8、A/D变换器9、解调器10、辅助分接器11、电源12，所述的辅助复接器1的输入端口1、2分别与外部输入的业务时钟A1端口、业务信码B1端口连接，其输出端口3、4分别与低中频调制器2输入端口1、2相连；D/A变换器3输入端口1与低中频调制器2输出端口3相连，其输出与混频器5输入端口1相连；混频器5输入端口2通过信号线与本振模块4输出端口1相连，其输出端口3通过信号线与带通滤波器6输入端口1相连；放大器7输入端口1通过信号线与带通滤波器6输出端口2相连，输出端口2通过信号线与发射信号出端口C相连；中频放大器8输入端口1通过中频电缆与接收信号入端口D相连，输入端口2与本振模块4输出端口1相连，上变频器发射信号入端口C与下变频器接收信号出端口D通过无线发送/接收信号连接，中频放大器8输出端口3与A/D变换器9输入端口1相连；解调器10输入端口1与A/D变换器9输出端口2相连，其输出端口2、3分别与辅助分接器11输入端口1、2相连；辅助分接器11输出端口分别与输出业务信码出端口B2、符号时钟出端口A2相连；电源12出端+V电压端与各部件相应电源端相连。

本实用新型低中频调制器2包括纠错编码器13、串并变换模块14、差分编码模块15、基带成形模块组16-1、16-2、低中频混频模块组17-1、17-2、低中频本振模块18、延时模块组19-1、19-2、相加模块组20-1、20-2、合路器模块21，所述的纠错编码器13输入端1、2脚分别与辅助复接器1输出端口3、4相连，其输出端3脚与串并变换模块14的输入端口1脚相连；差分编码模块15输入端1、2脚分别与串并变换模块14输出端口2、3脚相连，其输出端口3、4脚分别与基带成形模块组16-1、16-2各输入端口1脚相连；低中频混频模块组17-1、7-2各输入端口1脚分别与基带成形模块组16-1、16-2各输出端口2脚相连，各输入端口2脚分别与低中频本振模块18输出端口1脚相连，其输出端口3分别与延时模块组19-1、19-2、相加模块组20-1、20-2各输入端口1相连；相加模块组20-1、20-2各输入端口2脚与延时模块组19-1、19-2各输出端口2脚相连，其各输出端口3脚分别与合路器模块21输入端口1、2脚相连；合路器模块21的输出端口3脚与D/A变换器3输入端口1相连；纠错编码器13、串并变换模块14、差分编码模块15、基带成形模块组16-1、16-2、低中频混频模块组17-1、17-2、低中频本振模块18、延时模块组19-1、19-2、相加模块组20-1、20-2、合路器模块21各输入端7脚与电源12出端+V电压端连接，各输入端8脚与接地端连接。

本实用新型解调器10包括正交下变频器22、自适应均衡器23、位同步提取模块24、并/串变换模块25、相位识别模块26、帧同步提取模块27、软判决纠错译码模块28，所述的正交下变频器22的输入端1脚与A/D变换器9的输出端口2相连，输出端2、3脚分别与自适应均衡器23输入端1、2脚相连；自适应均衡器23输出端口3、4脚分别与位同步提取模块24、软判决纠错译码模块28各输入端1、2脚相连；位同步提取模块24输出端3脚与并/串变换模块25输入端1脚连接，并/串变换模块25输出端2脚与相位识别模块26、帧同步提取模块27各输入端1脚连接；相位识别模块26输出端2脚与帧同步提取模块27输入端2脚连接；帧同步提取模块27、软判决纠错译码模块28各输出端3脚分别与辅助分接器11输入端口1、2连接；正交下变频器22、自适应均衡器23、位同步提取模块24、并/串变换模块25、相位识别模块26、帧同步提取模块27、软判决纠错译码模块28各输入端7脚与电源12出端+V电压端连接，各输入端8脚与接地端连接。

本实用新型相比背景技术具有如下优点：

1.本实用新型采用了低中频调制器2，通过把同频交叠升余弦信号基带成形后进行延时叠加，在时间上使振幅峰值正交形成准恒包络信号，降低了峰均功率比，提高了发射机的功率利用率；同时将基带成形前的码流进行了纠错编码处理，实现了提高设备误码性能的效果。

2.本实用新型采用的解调器10采用了自适应均衡技术，具有较强抗码间干扰能力，实现了良好的抵抗码间干扰的性能；

3.本实用新型组成部件采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对工作参数的修改，使设备的结构大大简化，成本显著降低。

4.本实用新型集成化程度高，因此体积小，重量轻，性能稳定可靠，维修方便，设备机动能力明显提高。

附图说明

图1是本实用新型的电原理方框图。

图2是本实用新型调制器2实施例的电原理图。

图3是本实用新型解调器10实施例的电原理图。

具体实施方式

参照图1至图3，本实用新型由辅助复接器1、低中频调制器2、D/A变换器3、本振模块4、混频器5、带通滤波器6、放大器7、中频放大器8、A/D变换器9、解调器10、辅助分接器11、电源12组成。图1是本实用新型的电原理方框图，实施例按图1连接线路。其中辅助复接器1的作用是通过端口A1输入业务时钟，输入端口B1输入外部业务码流，进行分帧处理，并将分帧处理的信息码流、符号时钟通过输出端口3、4提供给低中频调制器2。实施例辅助复接器1采用美国Alterna公司生产Stratix系列FPGA芯片制作。

本实用新型低中频调制器2的输入端口1、2分别输入辅助复接器1的输出端口3、4输出的信息码流、时钟，并将信息码流调制成一路低中频同频交叠升余弦QPSK信号，由低中频调制器2的输出端口3将低中频信号送至D/A变换器3输入端口1。它由纠错编码器13、串并变换模块14、差分编码模块15、基带成形模块组16-1、16-2、低中频混频模块组17-1、17-2、低中频本振模块18、延时模块组19-1、19-2、相加模块组20-1、20-2、合路器模块21组成。图2是本实用新型低中频调制器2的电原理图，实施例按图2连接线路。

所述的纠错编码器13的作用是将辅助复接器1输出的信息码流进行纠错编码处理，经输出端口3脚输出送入串并变换模块14。串并变换模块14的作用是将经过纠错编码后的信码进行串/并变换，并通过输出端口2、3脚分别将两路并行信号送入差分编码模块15。差分编码模块15的作用是将输入的码流信息进行差分编码后输出给基带成形模块组16-1、16-2。基带成形模块组16-1、16-2输入差分编码模块15输出的码流信息，并对其进行基带成形处理形成升余弦信号。低中频本振模块18产生低中频载波信号，用于将基带成形信号混频至低中频，其输出送入低中频混频模块组17-1、17-2。低中频混频模块组17-1、17-2分别将低中频载波与基带成形模块组16-1、16-2输出的升余弦信号进行相乘，形成I、Q两路并行的低中频调制信号；相加模块组20-1、20-2分别将低中频混频模块组17-1、17-2输出的两路低中频调制信号与延时模块组19-1、19-2输出的延时1/2符号周期的低中频调制信号相加，形成I、Q两路同频交叠升余弦信号；合路器模块21将相加模块组20-1、20-2输出的I、Q两路同频交叠升余弦信号合并后送入D/A变换器3输入端口1。实施例纠错编码器13、串并变换模块14、差分编码模块15、基带成形模块组16-1、16-2、低中频混频模块组17-1、17-2、低中频本振模块18、延时模块组19-1、19-2、相加模块组20-1、20-2、合路器模块21均采用一块美国Alterna公司生产Stratix系列FPGA芯片制作。

本实用新型D/A变换器3将由低中频调制器2输出的数字低中频信号变成模拟信号，并送入混频器5。本振模块4产生中频副载波，并送入混频器5。混频器5的目的是把低中频调制信号与副载波混频，形成中频调制信号。带通滤波器6将混频器5输出的中频调制信号进行带通滤波后，输出至放大器7。放大器7将经过中频滤波后的中频调制信号进行放大，放大后的信号送入上变频器输入端口C。实施例D/A变换器3采用美国A/D公司生产的AD9763型芯片制作。本振模块4采用美国A/D公司生产的AD9854型芯片制作。混频器5采用成都亚光公司生产的HSB3混频器制作。带通滤波器6采用成都天之公司生产的SBP-70型带通滤波器制作。放大器7采用美国Mini公司生产的MAR-1型放大器制作。

本实用新型中频放大器8输入端口1接收来自下变频器输出D端口的中频信号，对其进行自动增益控制中频放大，然后与本振混频形成低中频同频交叠升余弦信号，由输出端口2输出给A/D变换器9。实施例中频放大器8采用市售XN402型集成放大器制作。

本实用新型A/D变换器9对中频放大器8输出的低中频同频交叠升余弦信号进行A/D采样，采样后变换成数字信号送入解调器10。实施例A/D变换器9采用美国A/D公司生产的AD9854型芯片制作。

本实用新型解调器10的作用是将低中频同频交叠升余弦信号变换得到基带同频交叠升余弦信号后，经自适应均衡后对其进行软判决纠错译码，恢复出原始码流信息。它由正交下变频器22、自适应均衡器23、位同步提取模块24、并/串变换模块25、相位识别模块26、帧同步提取模块27、软判决纠错译码模块28组成，图3是本实用新型解调器10的电原理图，实施例按图3连接线路。

所述的正交下变频器22输入由A/D变换器9出端口2输出的低中频同频交叠升余弦信号，并将其下变频到零中频，得到I、Q两路正交的基带同频交叠升余弦信号，分别通过端口2、3脚输出。自适应均衡器23的作用是对正交下变频器22输出的基带同频交叠升余弦信号号进行自适应均衡处理，消除码间干扰对接收信号的影响，并同时起到隐分集增益的作用。位同步提取模块24通过比特同步提取处理，产生定时脉冲信号，由端口3脚输出给辅助分接器11的输入端口2。并/串变换模块25的作用是把自适应均衡器23输出的经过自适应均衡处理后的I、Q两路码流进行并/串变换，得到一路串行码流。相位识别模块26的作用是把并/串变换模块25输出的数字信息进行相位选择，消除信号传输过程中产生的相位旋转。帧同步提取模块27的作用是提取出每帧信号的帧标志，确定每帧信号的起始位置。软判决纠错译码模块28的作用是对每帧信号进行软判决纠错译码，降低信号传输过程的误码率，提高信号的传输质量，并且将译码后的信息输出至辅助分接器11的输入端口1。实施例正交下变频器22、自适应均衡器23、位同步提取模块24、并/串变换模块25、相位识别模块26、帧同步提取模块27、软判决纠错译码模块28均采用一块美国Alterna公司生产Stratix系列FPGA芯片制作。

辅助分接器11的作用是根据帧同步提取模块27提取的帧标志信息，将码流恢复为业务信息。实施例辅助分接器11采用一块美国Alterna公司生产Stratix系列FPGA芯片制作。

本实用新型电源29提供整个调制解调器的直流工作电压，实施例采用市售通用集成稳压直流电源块制作，其输出+V电压为+3.3V、供电电流为1A。

本实用新型简要工作原理如下：

发送信息时，辅助复接器1将外部业务信息端B1输入的连续信码进行分帧处理。低中频调制器2把辅助复接器1输出的成帧信息，首先进行纠错编码处理，以便于提高设备的误码性能，再对编码后的信息进行串/并变换，分成I、Q两路并行的信息，随后再对I、Q两路并行的信息进行差分编码处理。差分编码后进行基带成形处理，形成升余弦基带信号，并通过混频器与低中频载波混频得到低中频调制信号。两路低中频调制信号再分别经过延时和相加处理后，得到I、Q两路同频交叠升余弦信号，两路信号通过合路器合路后，得到一路QPSK低中频调制信号。低中频调制信号经过D/A变换后，再与本振信号进行混频，混频后再对其进行带通滤波和放大后即可送入上变频器。调制器形成的同频交叠升余弦信号，不但具有恒包络的特点，即传输时可以实现峰均功率比近似为1，避免了峰均功率比过大带来的功率使用问题；而且依靠纠错编码实现了设备误码性能的提高。

接收信息时，中频放大器8接收来自下变频器输出端口D的中频信号，对其进行自动增益控制中频放大，然后与本振混频形成低中频同频交叠升余弦信号，并输出给A/D变换器9。低中频同频交叠升余弦信号经过A/D采样后，变换成数字信号送入解调器10。在解调器10中，首先对低中频信号进行正交下变频处理，得到I、Q两路正交的信号，完成从低中频到零中频的转换。随后该信号再送入自适应均衡器进行自适应均衡处理，消除码间干扰对传输性能的影响。经过自适应均衡后的I、Q两路信号通过并/串变换处理，得到一路串行的信号。随后，将并/串变换模块输出的数字信息进行相位选择，以消除信号传输过程中产生的相位旋转。经过相位选择后的信号同时送入帧同步提取模块和软判决纠错译码模块，其中帧同步提取模块的作用是提取出每帧信号的帧标志，并将每帧信号的起始位置脉冲信号送入软判决纠错译码模块；软判决纠错译码模块作用是对每帧信号进行软判决纠错译码，降低信号传输过程的误码率，提高信号的传输质量，并且将译码后的信息输出至辅助分接器11的输入端口1，以恢复出业务信码。位同步模块对自适应均衡后的信号进行比特同步提取处理，产生定时脉冲信号，送入辅助分接器11以恢复出业务时钟信号。

本实用新型安装结构如下：

把图1至图3中所有电路器件安装在两块长、宽为135×260mm的印制板上，然后把印制板安装在一个长、宽、高为320×285×128mm的机箱内，机箱的后面板上安装业务时钟入端口A1、业务信码入端口B1、业务时钟出端口A2、业务信码出端口B2的电缆插座，此外后面板上还安装上变频器输入端口C、下变频器输出端口D的电缆插座和电源输入端插座，组装成本实用新型。

Claims (3)

1.一种基于自适应均衡和软判决纠错译码的散射调制解调器，它包括辅助复接器(1)、D/A变换器(3)、本振模块(4)、混频器(5)、带通滤波器(6)、放大器(7)、中频放大器(8)、A/D变换器(9)、辅助分接器(11)、电源(12)，其特征在于：还包括低中频调制器(2)、解调器(10)，其中辅助复接器(1)的输入端口1、2分别与输入的业务时钟A1端口、业务信码B1端口连接，其输出端口3、4分别与低中频调制器(2)输入端口1、2相连；D/A变换器(3)输入端口1与低中频调制器(2)输出端口3相连，其输出端口2与混频器(5)输入端口1相连；混频器(5)输入端口2通过信号线与本振模块(4)输出端口1相连，其输出端口3通过信号线与带通滤波器(6)输入端口1相连；放大器(7)输入端口1通过信号线与带通滤波器(6)输出端口2相连，输出端口2通过信号线与发射信号出端口C相连；中频放大器(8)输入端口1通过中频电缆与接收信号入端口D相连，输入端口2与本振模块(4)输出端口1相连，上变频器发射信号入端口C与下变频器接收信号出端口D通过无线发送/接收信号连接，中频放大器(8)输出端口3与A/D变换器(9)输入端口1相连；解调器(10)输入端口1与A/D变换器(9)输出端口2相连，其输出端口2、3分别与辅助分接器(11)输入端口1、2相连；辅助分接器(11)输出端口分别与输出业务信码出端口B2、符号时钟出端口A2相连；电源(12)出端+V电压端与各部件相应电源端相连。

2.根据权利要求1所述的基于自适应均衡和软判决纠错译码的散射调制解调器，其特征在于：低中频调制器(2)包括纠错编码器(13)、串并变换模块(14)、差分编码模块(15)、基带成形模块组(16-1、16-2)、低中频混频模块组(17-1、17-2)、低中频本振模块(18)、延时模块组(19-1、19-2)、相加模块组(20-1、20-2)、合路器模块(21)，所述的纠错编码器(13)输入端1、2脚分别与辅助复接器(1)输出端口3、4相连，其输出端3脚与串并变换模块(14)的输入端口1脚相连；差分编码模块(15)输入端1、2脚分别与串并变换模块(14)输出端口2、3脚相连，其输出端口3、4脚分别与基带成形模块组(16-1、16-2)各输入端口1脚相连；低中频混频模块组(17-1、7-2)各输入端口1脚分别与基带成形模块组(16-1、16-2)各输出端口2脚相连，各输入端口2脚分别与低中频本振模块(18)输出端口1脚相连，其输出端口3分别与延时模块组(19-1、19-2)、相加模块组(20-1、20-2)各输入端口1相连；相加模块组(20-1、20-2)各输入端口2脚与延时模块组(19-1、19-2)各输出端口2脚相连，其各输出端口3脚分别与合路器模块(21)输入端口1、2脚相连；合路器模块(21)的输出端口3脚与D/A变换器(3)输入端口1相连；纠错编码器(13)、串并变换模块(14)、差分编码模块(15)、基带成形模块组(16-1、16-2)、低中频混频模块组(17-1、17-2)、低中频本振模块(18)、延时模块组(19-1、19-2)、相加模块组(20-1、20-2)、合路器模块(21)各输入端7脚与电源(12)出端+V电压端连接，各输入端8脚与接地端连接。

3.根据权利要求1或2所述的基于自适应均衡和软判决纠错译码的散射调制解调器，其特征在于：解调器(10)包括正交下变频器(22)、自适应均衡器(23)、位同步提取模块(24)、并/串变换模块(25)、相位识别模块(26)、帧同步提取模块(27)、软判决纠错译码模块(28)，所述的正交下变频器(22)的输入端1脚与A/D变换器(9)的输出端口2相连，输出端2、3脚分别与自适应均衡器(23)输入端1、2脚相连；自适应均衡器(23)输出端口3、4脚分别与位同步提取模块(24)、软判决纠错译码模块(28)各输入端1、2脚相连；位同步提取模块(24)输出端3脚与并/串变换模块(25)输入端1脚连接，并/串变换模块(25)输出端2脚与相位识别模块(26)、帧同步提取模块(27)各输入端1脚连接；相位识别模块(26)输出端2脚与帧同步提取模块(27)输入端2脚连接；帧同步提取模块(27)、软判决纠错译码模块(28)各输出端3脚分别与辅助分接器(11)输入端口1、2连接；正交下变频器(22)、自适应均衡器(23)、位同步提取模块(24)、并/串变换模块(25)、相位识别模块(26)、帧同步提取模块(27)、软判决纠错译码模块(28)各输入端7脚与电源(12)出端+V电压端连接，各输入端8脚与接地端连接。

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