CN201467161U - 基于时间分集的低门限调制解调器 - Google Patents

Abstract

本实用新型公开了一种基于时间分集的低门限调制解调器，它涉及通信领域中发射功率受限、抗频偏能力强、低门限解调的低速调制解调器装置。它由辅助复/分接器、时间分集信号产生器、FSK低中频调制器、时间分集FSK解调器、FFT检测器、D/A转换器、A/D转换器、中频放大器、本振模块、混频器、带通滤波器、放大器等部件组成。它采用时间分集技术使无线通信系统在不占用其他如频率、空间资源的基础上获得高分集增益。本实用新型还具有深度平滑信道衰落能力，设备接收门限低，特别适用于在功率受限条件下，超远距离无线通信链路上的最低限度通信系统调制解调器的装置。

Description

基于时间分集的低门限调制解调器

技术领域

本实用新型涉及通信领域中的一种基于时间分集的低门限调制解调器，特别适用于功率受限条件下，超远距离无线衰落信道中的最低限度通信系统调制解调器的装置。

背景技术

传统的超视距无线通信设备中采用空间分集、频率分集等方式来对抗由于信道衰落造成的突发误码，但是采用空间分集、频率分集时一方面增加了硬件成本，另一方面也占用了较多的频率资源，在极低速通信系统中，只限于传输非实时的短信息，对系统的传输时延要求较低，这时使用频率分集、空间分集等手段虽然也能取得分集效果，但是必然会增加设备硬件成本的、降低设备的抗截获能力。

实用新型内容

本实用新型的目的在于避免上述背景技术中的不足之处而提供一种具有抗衰落能力且不增加额外的硬件成本的极低速无线通信调制解调器。本实用新型调制解调器使用时间分集技术，在不增加其他分集措施的基础上，达到了与频率分集、空间分集相同的平滑信道衰落的能力，另外使用时间分集之后减小了通信信号的符号宽度，大大降低了极低速通信系统中，接收机对频率稳定度的要求，该设备还具有抗截获能力强，传播可靠度高、结构简单等特点。

本实用新型的目的是这样实现的：

一种基于时间分集的低门限调制解调器，它包括辅助复/分接器、时间分集信号产生器、FSK低中频调制器、D/A变换器、本振模块、混频器、带通滤波器、放大器、中频放大器、A/D变换器、FFT检测器、时间分集FSK解调器、数字锁相环、电源，还包括时间分集信号产生器、时间分集FSK解调器，所述的辅助复/分接器的输入端口1、2通过信号线分别与输入时钟端口A、数据端口B连接，其输入端口7、8分别与时间分集FSK解调器的输出时钟端口1、数据端口2相连，其输出端口3、4通过信号线与时钟、数据输出端口E、F相连，其输出端口5、6与时间分集信号产生器输入端口1、2相连；FSK低中频调制器的输入端口1与时间分集信号产生器的输出端口4相连，其输出端口3与D/A变换器的输入端口1相连；混频器的输入端口1与D/A变换器的输出端口2相连，其输入端口2与本振模块的输出端口1相连，其输出端口3与带通滤波器的输入端口1相连；放大器的输入端口1与带通滤波器的输出端口2相连，其输出端口2通过中频电缆与中频信号输出端口C相连；中频放大器的输入端口1通过中频电缆与接收信号输入端口D相连，其输出端口与A/D变换器的输入端口1相连；FFT检测器的输入端口1与A/D变换器的输出端口2相连；时间分集FSK解调器的输出端口3、4分别与辅助复/分接器的输入端口8、7相连；数字锁相环的输入端口1通过中频电缆与高稳钟输入端口G相连，其输出端口2、3、4分别与时间分集信号产生器的输入端口3、FSK低中频调制器的输入端口2、时间分集FSK解调器的输入端口2相连。

时间分集信号产生器包括信息分段处理器、使能控制器、分集缓存器至、时间分集帧头存储器、读取控制计数器、时间分集信号合成器，所述的信息分段处理器的输入端口1、2分别与辅助复/分接器的输出端口5、6相连，其输出端口3、4分别与分集缓存器的输入端口1相连，输出端口5与使能控制器的输出端口1相连；分集缓存器各输入端口2与读取控制技术器的输出端口2、3相连，各输出端口3与时间分集信号合成器的输入端口1、2相连；时间分集帧头存储器的输入端口1与读取控制计数器的输出端口1相连，其输出端口3与时间分集信号合成器的输入端口3相连；时间分集信号合成器的输出端口4与FSK低中频调制器的输入端口1相连.

时间分集FSK解调器包括串行积分器、帧同步提取器、并串转换器、分集延迟器、分集合并器、输出缓存器、判决输出器，所述的积分器的输入端口1与FFT检测器的输出端口2相连，其输出端口2与并串转换器的输入端口1相连；并串转换器的输出端口2与帧同步提取器的输入端口1相连，其3、4、5、6分别与分集延迟器输入端口1相连；分集合并器的输入端口1、2、3、4分别与分集延迟器的输出端口2相连，其输入端口5与帧同步提取器的输出端口2相连，输出端口6与输出缓存器的输入端口1相连；判决输出器的输入端口1与输出缓存器的输出端口2相连，其输出端口3、4分别与辅助复/分接器的输入端口7、8相连。

本实用新型相比背景技术具有如下优点：

1.本实用新型采用了时间分集信号产生器2和时间分集FSK解调器12，采用时间分集技术，在不增加系统其他硬件开销的情况下增加了系统的分集重数，提高了系统的可靠性。

2.本实用新型采用了时间分集信号产生器2，首次在极低速无线通信系统中引入时间分集体制，在获得分集增益的同时，提高了信道传输信号的符号速率，降低了载波频偏对解调的影响。

3.本实用新型电路部件采用大规模现场可编程器件制作，因此可通过配置不同的程序灵活地实现对工作参数的修改，使设备的结构大大简化，成本显着降低。

附图说明

图1是本实用新型的电原理方框图；

图2是本实用新型时间分集信号产生2实施例的电原理图；

图3是本实用新型时间分集FSK解调器12实施例的电原理图。

具体实施方式：

参照图1至图3，本实用新型由辅助复/分接器1、时间分集信号产生器2、FSK低中频调制器3、D/A变换器4、本振模块5、混频器6、带通滤波器7、放大器8、中频放大器9、A/D变换器10、FFT检测器11、时间分集FSK解调器12、数字锁相环13、电源14组成.图1是本实用新型的电原理方块图，实施例按图1连接线路.其中网络协议转换器1的作用是将外部接口A、B输入的数据、时钟加入辅助开销，将传输速率转换至信道传输速率，时间分集信号产生器2将辅助复/分接器1产生的数字信号按帧进行时间分集处理，其输出的码流送入FSK低中频调制器进行低中频调制，经过D/A变换器4之后变成模拟信号，与本振模块5产生的本地载波通过混频器6获得混频信号，然后经过带通滤波器7得到中频信号，经放大器8放大后经过端口C送至上变频器.实施例辅助复/分接器1、时间分集信号产生器2、FSK低中频调制器3采用美国Altera公司生产Stratix系列FPGA芯片制作.D/A变换器4采用美国AD公司的AD9763芯片制作.本振模块5采用美国SI公司的si4112芯片制作.混频器6采用天之公司的HSB-3芯片制作.带通滤波器7采用北京长峰公司的CF70-12芯片制作.放大器8采用美国MINI公司的ERA-3sm芯片制作.

本实用新型时间分集信号产生器2的作用是接收辅助复/分接器1的数据、时钟信号，并对其按帧长进行分集复用，送入FSK低中频调制器3进行低中频调制，从而产生一个四重时间分集信号。它由信息分段处理器15、使能控制器16、分集缓存器17-1至17-2、时间分集帧头存储器18、读取控制计数器19、时间分集信号合成器20组成，图2是本实用新型时间分集信号产生器的电原理图，实施例按图2连接线路。其中信息分段处理器15用于将辅助复/分接器产生的信号进行分帧处理，其输出信号由使能控制器16产生的控制信号乒乓输出至分集缓存器17-1至17-2，时间分集帧头存储器18预先存储时间分集信号使用的帧头信息，分集缓存器17-1至17-2、时间分集帧头存储器18的输出均由读取控制计数器19进行控制输出，控制方式为帧头存储器18的数据读取一次，分集存储器17-1至17-2的数据重复读取四次，读取的数据全部送入时间分集信号合成器20，最后将信号串行输出至FSK低中频调制器3。实施例信息分段处理器15、使能控制器16、分集缓存器17-1至17-2、时间分集帧头存储器18、读取控制计数器19、时间分集信号合成器20均采用美国Altera公司生产Stratix系列FPGA芯片制作。

本实用新型时间分集FSK解调器12的作用是将FFT检测之后的信号进行时间分集合并以及FSK解调输出。它由串行积分器21、帧同步提取器22、并串转换器23、分集延迟器24-1至24-4、分集合并器25、输出缓存器26、判决输出器27组成。图3是本实用新型时间分集FSK解调器14的电原理图，实施例按图3连接线路。其中串行积分器21将FFT检测器10输入的信号按频点位置分别进行积分，将积分输出的信号输入并串转换器23，分集延迟器24-1至24-4分别将并串转换后的信号按时间分集的长度进行延迟，然后通过帧同步提取器22输出的帧同步信号送入分集合并器25，其输出信号送入输出缓存器26进行输出缓存，然后经过判决输出器27进行判决输出，并将判决输出的信号送入辅助复/分接器。实施例串行积分器21、帧同步提取器22、并串转换器23、分集延迟器24-1至24-4、分集合并器25、输出缓存器26、判决输出器27均采用美国Alterna公司生产Stratix系列FPGA芯片制作。

本实用新型中频放大器9输入端口1接收来自下变频器输出至端口D的中频信号，并将接收的中频信号放大后输入A/D变换器10进行数据采样，A/D变换器10将输入端口1的模拟低中频信号变成数字信号后输入FFT检测器11进行FFT处理，然后将处理输出的信号送入时间分集FSK解调器12进行解调处理，解调后的时钟和数据信号送入辅助复分接器进行分接处理后，将业务数据和时钟连接至输出端口E、F。本实用新型数字锁相环13作用是通过其输入端口1接收时钟输入端口G输入的高稳时钟信号，经其锁相处理后由其出端口2、3、4给速率时间分集信号产生器2、FSK低中频调制器3、时间分集FSK解调器12提供一个高稳时钟源。实施例中频放大器9采用市售XN402型集成放大器制作。A/D变换器10采用美国A/D公司生产的AD6640集成芯片制作。FFT检测器11、时间分集FSK解调器12均采用美国Altera公司生产的数字现场可编程器件EP1S20制作。

本实用新型电源14提供整个解调器的直流工作电压，实施例采用市售通用集成稳压直流电源模块制作，其输出+V电压为+3.3V、供电电流为1A。

本实用新型简要工作原理如下：

在发送工作方式下，辅助复/分接器1将外部业务端口A和B输入的同步数据进行复接处理，经过复接处理的信号送入时间分集信号产生器2对信号进行时间分集处理，经过时间分集处理的信号速率变为原有信号传输速率的四倍，然后将信号送入FSK低中频调制器进行低中频调制，经过低中频调制的信号进行D/A变换变成模拟信号，然后该信号在混频器6中与本振模块5所产生的本振信号相混频，再完成低中频模拟信号至中频模拟信号的转变，最后此信号再依次通过带通滤波器7、放大器8对其进行带通滤波和放大后即可送入上变频器中完成中频至射频频谱的搬移。

在接收工作方式下，下变频器输出端口D所输出的中频接收信号经中频放大器9、A/D变换器10后被转化为低中频的数字信号送入FFT检测器11进行FFT处理，FFT处理后的信号送入时间分集FSK解调器进行时间分集合并和FSK解调，然后将解调得到的数据和时钟送入辅助复/分接器1进行分接处理，由辅助复/分接器1将分接出的数据和时钟连接至输出端口E、F。

本实用新型安装结构如下：

本实用新型安装结构如下：把图1、图2、图3中所有电路器件安装在3块尺寸大小长×宽为280×140mm的印制板上，然后把3块印制板分别安装在3个长×宽×高为290×150×30mm的屏蔽盒插件中，屏蔽盒插件安装在调制解调器机箱内，屏蔽盒插件前面板安装网络端口A、B、E、F四芯电缆插座及发射信号出端口C、接收信号入端口D的两个电缆插座，后面板上安装外部时钟入端G和电源入端插座，组装成本实用新型。

Claims (3)

1.一种基于时间分集的低门限调制解调器，它包括辅助复/分接器(1)、时间分集信号产生器(2)、FSK低中频调制器(3)、D/A变换器(4)、本振模块(5)、混频器(6)、带通滤波器(7)、放大器(8)、中频放大器(9)、A/D变换器(10)、FFT检测器(11)、时间分集FSK解调器(12)、数字锁相环(13)，其特征在于：还包括时间分集信号产生器(2)、时间分集FSK解调器(12)；所述的辅助复/分接器(1)输入端口1、2通过信号线分别与数据入A、时钟入B连接，其输入端口7、8分别与时间分集FSK解调器(12)的输出端口3、4相连，其输出端口3、4通过信号线与数据出E、时钟出F相连，其输出端口5、6与时间分集信号产生器(2)输入端口1、2相连；FSK低中频调制器(3)的输入端口1与时间分集信号产生器的输出端口4相连，其输出端口3与D/A变换器(4)的输入端口1相连；混频器(6)的输入端口1与D/A变换器(4)的输出端口2相连，其输入端口2与本振模块5的输出端口1相连，其输出端口3与带通滤波器(7)的输入端口1相连；放大器(8)的输入端口1与带通滤波器(7)的输出端口2相连，其输出端口2通过中频电缆与中频信号输出端口C相连；中频放大器(9)的输入端口1通过中频电缆与接收信号输入端口D相连，其输出端口与A/D变换器(10)的输入端口1相连；FFT检测器(11)的输入端口1与A/D变换器(10)的输出端口2相连；时间分集FSK解调器(12)的输出端口3、4分别与辅助复/分接器(1)的输入端口8、7相连；数字锁相环(13)的输入端口1通过中频电缆与高稳钟输入端口G相连，其输出端口2、3、4分别与时间分集信号产生器(2)的输入端口3、FSK低中频调制器(3)的输入端口2、时间分集FSK解调器(12)的输入端口2相连。

2.根据权利要求1所述的基于时间分集的低门限调制解调器，其特征在于：时间分集信号产生器(2)包括信息分段处理器(15)、使能控制器(16)、分集缓存器(17-1至17-2)、时间分集帧头存储器(18)、读取控制计数器(19)、时间分集信号合成器(20)，所述的信息分段处理器(15)的输入端口1、2分别与辅助复/分接器(1)的输出端口5、6相连，其输出端口3、4分别与分集缓存器(17-1)、(17-2)的输入端口1相连，输入端口5与使能控制器(16)的输出端口1相连；分集缓存器(17-1至17-2)各输入端口2与读取控制技术器(19)的输出端口2、3相连，各输出端口3与时间分集信号合成器(20)的输入端口1、2相连；时间分集帧头存储器(18)的输入端口1与读取控制计数器(19)的输出端口1相连，其输出端口3与时间分集信号合成器(20)的输入端口3相连；时间分集信号合成器(20)的输出端口4与FSK低中频调制器(3)的输入端口1相连。

3.根据权利要求1所述的基于时间分集的低门限调制解调器，其特征在于：时间分集FSK解调器(12)包括串行积分器(21)、帧同步提取器(22)、并串转换器(23)、分集延迟器(24-1至24-4)、分集合并器(25)、输出缓存器(26)、判决输出器(27)，所述的积分器(21)的输入端口1与FFT检测器(11)的输出端口2相连，其输出端口2与并串转换器(23)的输入端口1相连；并串转换器(23)的输出端口2与帧同步提取器(22)的输入端口1相连，其3、4、5、6分别与分集延迟器(24-1至24-4)的输入端口1相连；分集合并器(25)的输入端口1、2、3、4分别与分集延迟器(24-1至24-4)的输出端口2相连，其输入端口5与帧同步提取器(22)的输出端口2相连，输出端口6与输出缓存器(26)的输入端口1相连；判决输出器(27)的输入端口1与输出缓存器(26)的输出端口2相连，其输出端口3、4分别与辅助复/分接器1的输入端口7、8相连。

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