CN200993819Y

CN200993819Y - 一种可变长度编码电路

Info

Publication number: CN200993819Y
Application number: CN 200620160455
Authority: CN
Inventors: 江猛; 谢卫国; 袁翔; 江石根; 李小安
Original assignee: SUZHOU HUAXIN MICRO-ELECTRONICS Co Ltd
Current assignee: SUZHOU HUAXIN MICRO-ELECTRONICS Co Ltd
Priority date: 2006-11-24
Filing date: 2006-11-24
Publication date: 2007-12-19
Anticipated expiration: 2016-11-24

Abstract

一种可变长度编码电路，属于无线遥控发射数据的地址编码技术。包括D触发器，模式选择模块，计数器，地址输入模块和高电平脉冲产生模块，其特征在于：高电平脉冲产生模块，模式选择模块，计数器和地址输入模块分别逻辑连接，所述高电平脉冲产生模块的输出信号clr_c与rSt_信号或非运算后与一D触发器的CLR端相连，同时一clr_S01信号和clr_c信号或非运算后与两个D触发器的CLR端相连，其余D触发器的CLR端连接rSt_反相后的输出信号，所述D触发器的Q端为电路信号的输出端。它采用结构简单的电路实现20位、22位、23位和24位地址编码，减小了芯片面积，并有效降低编码重复率，该电路可用于无线编码遥控器芯片中，应用于各种防盗设备、工业遥控、玩具遥控等领域。

Description

一种可变长度编码电路

技术领域

本实用新型属于无线遥控发射数据的地址编码技术领域，具体涉及一种可实现地址长度可选的编码电路。

背景技术

随着集成电路的发展，特别是带有无线遥控的消费类电子产品的普及，使人们越来越能享受到科技带来的方便。无线遥控的原理是把带有高电平载波的一串数据发送出去，通过接收装置去控制相应的设备。其发射数据的基本格式是：

地址码

按键码

按键码一般是固定的，其变化很小。所以不同遥控器的数据区别主要取决于地址码。现在应用最广的是HS2262系列编码芯片，它是一种CMOS工艺制造的低功耗通用编码电路，每个电路都有用户可灵活改变的地址码和数据码组成，可用于车辆、家庭防盗系统，遥控玩具和其他工业遥控，但其数据(地址+按键)最多变化为3¹²＝531,141种，并且编码电路复杂，成本较高。如果要实现100万组、400万组、800万组合1600万组不同长度的编码，HS2262系列编码电路的编码重复率为：1/3¹²＝1/531441＝1.88E-6。因此，虽然HS2262系列芯片能抑制一定的编码重复率，但还远远不能满足市场需求。

实用新型内容

本实用新型的目的是提供一种可应用于无线编码遥控器芯片、电路简单的可变长度编码电路，能实现100万组、400万组、800万组、1600万组不同长度的地址编码，大大降低芯片的重码率，同时节省芯片面积，可靠性高。

为实现上述发明目的，本实用新型采用的技术方案如下：

一种可变长度编码电路，包括D触发器，模式选择模块，计数器，地址输入模块和高电平脉冲产生模块，其特征在于：高电平脉冲产生模块，模式选择模块，计数器和地址输入模块分别逻辑连接，所述高电平脉冲产生模块的输出信号clr_c与rSt_信号或非运算后与一D触发器的CLR端相连，同时一clr_S01信号和clr_c信号或非运算后与两个D触发器的CLR端相连，其余D触发器的CLR端连接rSt_反相后的输出信号，所述D触发器的Q端为电路信号的输出端，所述模式选择择模块包含两个输入端SEL0和SEL1。

具体的讲，所述可变长度编码电路采用5个D触发器输出，每个D触发器的Q端作为信号输出端，D触发器的D端与其Q_端连接，每个D触发器的Q端分别作为计数器的输出端，第一D触发器的Q_端接第二触发器的CP端；第二触发器的Q_端接第三触发器的CP端；第三触发器的Q_端和一RS触发电路的输出信号相与输出接到第四触发器的CP端；第四和第五两个触发器的CLR端接rSt_反相后的输出信号，第三触发器的CLR端接clr_c和rSt_相或非的输出，clr_c与一clr_S01信号和rSt_相或非的输出接第一和第二两个触发器的CLR端。

所述的高电平脉冲产生模块包含一个D触发器，D触发器的D端接电源端，计数器的输出信号经过逻辑门电路运算后，产生信号dataclr，其与D触发器的clk端相连，再经过一个非门后产生的dataclr_＝0与clk_端相连，D触发器的CLP端与信号dataclr和计数器的一个输出信号通过两个或非门运算后的结果连接，D触发器的Q非端和模式选择模块的输出信号相或非产生clr_c信号；当模式选择模块的两个输入信号SEL0＝SEL1＝0时，经过与非和非运算后，输出信号Saddr0＝Saddr1＝0，再由或非门输出＝1，clr_c始终等于0，此时选择100万组地址；当SEL0或者SEL1二者之间有一个为1时，或非门输出＝0，放开对clr_c的限制；当前20位地址走完后，在计数器的输出信号S0～S4的作用下，通过逻辑运算，信号dataclr会输出高电平，dataclr_＝0并保持，D触发器Q_端会输出0，则clr_c＝1；经过RS触发电路，其输入信号为clr_c和S2，逻辑运算后S2变为0，在S2和dataclr_的共同作用下，另一或非门输出＝1，D触发器复位，使其Q_端＝1，则clr_c等于0，产生高电平脉冲信号。

所述的地址输入模块包含有24位地址输入端口和一个5位计数器，所述各模块之间及模块内部之间由逻辑门电路进行逻辑连接。

所述RS触发电路电路包括一个三输入的或非门和一个两输入的或非门，三输入或非门的两输入端分别为clr_c信号和rSt_信号，第三输入端与另一两输入或非门的输出端连接，另一个两输入或非门的输入信号分别为三输入或非门的输出信号和S2信号，用于通过clr_c作用的逻辑输出与信号S2作用再控制clr_c。

该可变长度编码电路还包括一熔丝烧调电路，熔丝烧调电路内的每一个熔丝点的一端与地址输入模块的输入端口对应连接，另一端与地公共端连接；地址输入模块中的计数器的输出信号作为熔丝烧调电路的选择信号，用以使地址位逐步输出。

所述的熔丝烧调电路的熔丝点的个数为24个，最多可完成24位编码长度的地址。

所述clr_S01信号的产生电路的输入信号S1_通过一个非门后的信号作为第一与非门一个输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第一与非门的另一输入信号，再相与非得出结果，作为第二或非门的一输入信号；输入信号S0_和S1相或非后的结果作为第三与非门的一输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第三与非门的另一输入信号，再相与非后，作为第二与非门的另一输入信号，通过第二与非门运算后的结果作为第六与非门的一输入信号；输入信号S0_和S1_相与非后的输出作为第四与非门的输入信号，该与非门的另一输入端与第五与非门的输出端连接，第五与非门的输入端为S2信号，该与非门的另一输入端接第四与非门的输出，该输出结果作为第六与非门的另一输入；最后通过第六与非门后的结果与输入信号dataclr_信号相或非输出结果。当选择20位或者24位地址时，此信号无效；当选择22位，23位或者24位时，S2～S0从00计数到01或者02时，该信号会产生一高电平脉冲信号，使S1～S0清零。

由于编码电路的编码方式及存在数据码等原因，5位计数器只能完成20位地址即2²⁰＝1,048,576(100万)组编码。当选择2²²、2²³、2²⁴即400万组、800万组或1600万组时，电路会在发完第20位地址码时，clr_c会产生一个瞬间的高电平脉冲信号，使5位计数器复位，重新计数，计数长度会根据2、3或者4，来调整，这样在不增加触发器的情况下，仅以少量的逻辑电路就能完成较多位编码的实现。clr_c信号是要能改变地址长度而产生的，clr_c的产生的高电平脉冲宽度为nS级，它能使计数器重新工作，以便能够给出相应的计数长度。它的宽度的有效性是由自锁结构保证的，它的产生与宽度由SEL0、SEL1和5个计数器的输出S0～S4信号决定的，当SEL0，SEL1都等于0时，clr_c信号无高电平脉冲产生。当SEL0＝SEL1＝0时，Saddr0＝Saddr1＝0，则或非门输出＝1，所以clr_c始终等于0，此时选择100万组地址。当SEL0或者SEL1二者之间有一个为1时，或非门输出＝0，放开对clr_c的限制。当前20位地址走完后，在S0～S4的作用下，dataclr_＝0，dataclr会输出高电平并保持，D触发器Q_端会输出0，则clr_c＝1。这样就使S2信号变为0。在S2和dataclr_的共同作用下，或非门I367输出＝1，导致本图中的D触发器复位，使其Q_端＝1，则clr_c等于0，这样clr_c就产生了高电平脉冲。这样通过clr_c作用的逻辑输出再控制clr_c，通过这种自锁方法会使clr_c电平脉冲最小化并能保证其作用的有效性。

该可变长度编码电路采用5个D触发器(DFFR触发器)输出，每个D触发器的Q端作为信号输出端，输出S0、S1、S2、S3和S4信号。应用该编码电路和熔丝烧调电路可以制作结构简单明了的编码电路芯片。熔丝烧调电路的熔丝可以为24个，可实现24位地址编码，在电路中测时，测试机会再需要熔丝上加大电流信号时，相应的熔丝熔断，该位的逻辑状态为1，未熔断的逻辑状态为0。

该可变长度编码电路采用结构简单的电路实现20位、22位、23位和24位地址编码，减小了芯片面积，并有效降低编码重复率，该可变长度编码电路可用于无线编码遥控器芯片中，应用于各种防盗设备、工业遥控、玩具遥控等领域。

附图说明

下面结合附图和实施例对本实用新型作进一步的阐述

图1是本实用新型的电路原理图；

图2是本实用新型的RS触发器输出信号及clr_s01信号产生电路图；

图3是本实用新型的clr_c信号的产生电路图；

图4是本实用新型的镕丝烧调电路原理图；

图5是本实用新型的实施例电路原理图；

图6是本实用新型的实施例中地址译码器输出一帧码格式图。

具体实施方式

如图，该可变长度编码电路可应用于无线编码遥控器芯片中。该芯片可以通过内置24个熔丝点控制24位地址的编码实现2²⁴组编码，应用于各种防盗设备中，能实现100万组、400万组、800万组和1600万组不同长度的编码，达到防盗功能。

如图2所示，该遥控器芯片电路有28个输入端口。这28个输入端口中24个用作地址输入端口，4个用作按键编码输入端口。24个用作地址输入端口的电路中，每一个地址输入端口接一个熔丝烧调电路。该熔丝电路应用时，一端接GND，一端接内部电路，应用时，对24个熔丝进行依次烧写，烧断时为悬空，没烧断为0，通过按键地址译码电路中的上拉电阻实现烧断时为逻辑1，没烧断为逻辑0，利用SEL0、SEL1进行模式选择，从而最多能实现1600万颗芯片不同的地址编码，作为按键输入端口用时，就需要与遥控键盘连接。每一输入端口都接有上拉电路。

图2所示遥控器芯片电路的工作原理如下所述。电路上电后，复位电路将各数据锁存单元复位，电路进入省电等待模式。若没有键按下，电路将一直处于省电等待状态。如果有键按下，晶振电路将被唤醒电路所唤醒，开始振荡，并产生芯片工作所需要的时钟信号。按键地址译码电路在模式控制下将按实际需要的地址长度和按键信号译码，并将译码结果提供给地址码数据码只读存储器(ROM)，ROM根据地址译码器按顺序逐位向外提供一串二进制码，即一帧码。每一帧码的组成格式如图3所示。起始码和结束码发一个固定的码形。地址码与地址编码输入端口的连接方式对应。数据码与按键输入端口对应，每一按键输入端口对应一组数据，若有复合键定义，则可用几个键的组合来定义一组数据。

码元发生电路产生码元波形。二选一电路(MUX)根据ROM提供的信号选择来自码元发生电路的“0”码或“1”码波形信号并将此信号放大后向外发送。

每当有键按下时，电路就向外发送一帧码或几帧码。如果按键一直按着不放，电路就将不断地向外发送以一帧为单位的二进制码，直到按键释放为止。按键释放后，晶振电路停止振荡，所有数据锁存单元复位，电路进入省电等待模式(休眠状态)。

该遥控器芯片电路的编码电路具体的电路原理如下：采用5个D触发器作为输出，每个D触发器的Q端作为信号输出端。利用熔丝烧调电路与地址输入端口电路的连接，作为地址码的输入。利用SEL0、SEL1作为模式选择的输入，能实现从100万到1600万不同的地址编码。还包括一个电平脉冲信号瞬间产生高电平脉冲信号clr_c，用以控制地址编码长度从100万变到1600万的过程。

所述熔丝电路应用时，一端接公共地端，一端接地址输入端口电路，地址输入时，对24个熔丝进行依次烧写，烧断时为逻辑1，没烧断为逻辑0，利用SEL0、SEL1进行100万，400万，800万到1600万的模式选择。高电平脉冲信号的产生由模式选择的输入SEL0、SEL1和计数器的输出来控制，通过高电平脉冲信号作用的逻辑输出再控制高电平脉冲信号。当模式选择模块的输入都为逻辑0时，其输出都为逻辑0，高电平脉冲信号始终为逻辑0，此时选择100万的地址编码长度；当模式选择模块的输入有一个为逻辑1时，放开对高电平脉冲信号的限制，在计数器输出的作用下，产生瞬间高电平脉冲为逻辑1，当前100万地址完成后，使计数器复位并重新计数，完成400万，800万甚至1600万的地址编码，该编码的长度选择由模式选择的输入信号决定。

具体的电路连接关系：5个D触发器的Q端作为信号输出端，每个D触发器的D端与其Q_端连接，每个D触发器的Q端分别作为计数器的输出端，第一D触发器1的Q_端接第二触发器2的CP端。第二触发器2的Q_端接第三触发器3的CP端。第三触发器3的Q_端和一RS触发电路的输出信号相与输出接到第四触发器4的CP端。第四4和第五5两个触发器的CLR端接rst_反相后的输出信号，第三触发器3的CLR端接高电平脉冲信号和rst_相或非的输出，高电平脉冲信号与一clr_S01信号和rst_相或非的输出接第一1和第二2两个触发器的CLR端。

所述clr_S01信号的产生电路的输入信号S1_通过一个非门后的信号作为第一与非门一个输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第一与非门的另一输入信号，再相与非得出结果，作为第二或非门的一输入信号；输入信号S0_和S1相或非后的结果作为第三与非门的一输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第三与非门的另一输入信号，再相与非后，作为第二与非门的另一输入信号，通过第二与非门运算后的结果作为第六与非门的一输入信号；输入信号S0_和S1_相与非后的输出作为第四与非门的输入信号，该与非门的另一输入端与第五与非门的输出端连接，第五与非门的输入端为S2信号，该与非门的另一输入端接第四与非门的输出，该输出结果作为第六与非门的另一输入；最后通过第六与非门后的结果与输入信号dataclr_信号相或非输出结果。

高电平脉冲的产生电路中包含一个D触发器，D触发器的D端接电源端，计数器的输出信号经过逻辑门电路运算后，产生信号dataclr，其与D触发器的clk端相连，再经过一个非门后产生的dataclr_＝0与clk_端相连，D触发器的CLP端与信号dataclr和计数器的一个输出信号通过两个或非门运算后的结果连接，D触发器的Q非端和模式选择模块的输出信号相或非产生clr_c信号；当模式选择模块的两个输入信号SEL0＝SEL1＝0时，经过与非和非运算后，输出信号Saddr0＝Saddr1＝0，再由或非门输出＝1，clr_c始终等于0，此时选择100万组地址；当SEL0或者SEL1二者之间有一个为1时，或非门输出＝0，放开对clr_c的限制；当前20位地址走完后，在计数器的输出信号S0～S4的作用下，通过逻辑运算，信号dataclr会输出高电平，dataclr_＝0并保持，D触发器Q_端会输出0，则clr_c＝1；经过clr_c信号和S2信号的组合逻辑电路，S2变为0，在S2和dataclr_的共同作用下，另一或非门输出＝1，D触发器复位，使其Q_端＝1，则clr_c等于0，产生高电平脉冲信号。其中所述RS触发电路电路包括一个三输入的或非门和一个两输入的或非门，三输入或非门的两输入端分别为clr_c信号和rst_信号，第三输入端与另一两输入或非门的输出端连接，另一个两输入或非门的输入信号分别为三输入或非门的输出信号和S2信号，用于通过clr_c作用的逻辑输出与信号S2作用再控制clr_c，形成clr_c自锁结构，通过该自锁方法可以使clr_c电平脉冲最小化并能保证计数器完全复位且不影响码值的宽度。

上述例子仅是本实用新型的特定实例，决不能视为对本实用新型的限制。

Claims

1.一种可变长度编码电路，包括D触发器，模式选择模块，计数器，地址输入模块和高电平脉冲产生模块，其特征在于：高电平脉冲产生模块，模式选择模块，计数器和地址输入模块分别逻辑连接，所述高电平脉冲产生模块的输出信号clr_c与rSt_信号或非运算后与一D触发器的CLR端相连，同时一clr_S01信号和clr_c信号或非运算后与两个D触发器的CLR端相连，其余D触发器的CLR端连接rSt_反相后的输出信号，所述D触发器的Q端为电路信号的输出端，所述模式选择择模块包含两个输入端SEL0和SEL1。

2.根据权利要求1所述的一种可变长度编码电路，其特征在于所述可变长度编码电路采用5个D触发器输出，每个D触发器的Q端作为信号输出端，D触发器的D端与其Q_端连接，每个D触发器的Q端分别作为计数器的输出端，第一D触发器的Q_端接第二触发器的CP端；第二触发器的Q_端接第三触发器的CP端；第三触发器的Q_端和一RS触发电路的输出信号相与输出接到第四触发器的CP端；第四和第五两个触发器的CLR端接rSt_反相后的输出信号，第三触发器的CLR端接clr_c和rSt_相或非的输出，clr_c与clr_S01信号相或非的输出接第一和第二两个触发器的CLR端。

3.根据权利要求1所述的一种可变长度编码电路，其特征在于所述的高电平脉冲产生模块包含一个D触发器，D触发器的D端接电源端，计数器的输出信号经过逻辑门电路运算后，产生信号dataclr，其与D触发器的clk端相连，再经过一个非门后产生的dataclr_＝0与clk_端相连，D触发器的CLP端与信号dataclr和计数器的一个输出信号通过两个或非门运算后的结果连接，D触发器的Q非端和模式选择模块的输出信号相或非产生clr_c信号；当模式选择模块的两个输入信号SEL0＝SEL1＝0时，经过与非和非运算后，输出信号Saddr0＝Saddr1＝0，再由或非门输出＝1，clr_c始终等于0，此时选择100万组地址；当SEL0或者SEL1二者之间有一个为1时，或非门输出＝0，放开对clr_c的限制；当前20位地址走完后，在计数器的输出信号S0～S4的作用下，通过逻辑运算，信号dataclr会输出高电平，dataclr_＝0并保持，D触发器Q_端会输出0，则clr_c＝1；经过所述RS触发电路，其输入信号为clr_c信号和S2信号，逻辑运算后S2变为0，在S2和dataclr_的共同作用下，另一或非门输出＝1，D触发器复位，使其Q_端＝1，则clr_c等于0，产生高电平脉冲信号。

4.根据权利要求1所述的一种可变长度编码电路，其特征在于所述的地址输入模块包含有24位地址输入端口。

5.根据权利要求2所述的一种可变长度编码电路，其特征在于所述RS触发电路包括一个三输入的或非门和一个两输入的或非门，三输入或非门的两输入端分别为clr_c信号和rSt_信号，第三输入端与另一两输入或非门的输出端连接，另一个两输入或非门的输入信号分别为三输入或非门的输出信号和S2信号，用于通过clr_c作用的逻辑输出与信号S2作用再控制clr_c。

6.根据权利要求1所述的一种可变长度编码电路，其特征在于还包括一熔丝烧调电路，熔丝烧调电路内的每一个熔丝点的一端与地址输入模块的输入端口对应连接，另一端与地公共端连接；计数器的输出信号作为地址输入模块的选择信号，用以使地址位逐步输出。

7.根据权利要求6所述的一种可变长度编码电路，其特征在于所述的熔丝烧调电路的熔丝点的个数为24个，最多可完成24位编码长度的地址。

8.根据权利要求1所述的一种可变长度编码电路，其特征在于所述clr_S0l信号的产生电路的输入信号S1_通过一个非门后的信号作为第一与非门一个输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第一与非门的另一输入信号，再相与非得出结果，作为第二或非门的一输入信号；输入信号S0_和S1相或非后的结果作为第三与非门的一输入信号，模式选择模块的输出结果Saddr0和Saddr1相或非后的结果作为第三与非门的另一输入信号，再相与非后，作为第二与非门的另一输入信号，通过第二与非门运算后的结果作为第六与非门的一输入信号；输入信号S0_和S1_与非后的输出作为第四与非门的输入信号，该与非门的另一输入端与第五与非门的输出端连接，第五与非门的输入端为S2信号，该与非门的另一输入端接第四与非门的输出，该输出结果作为第六与非门的另一输入；最后通过第六与非门后的结果与输入信号dataclr_信号相或非输出结果；当选择20位或者24位地址时，此信号无效；当选择22位，23位或者24位时，S2～S0从00计数到01或者02时，该信号会产生一高电平脉冲信号，使S1～S0清零。