CN1996856A

CN1996856A - 用于处理信息的网络设备、可编程网络元件及其方法

Info

Publication number: CN1996856A
Application number: CNA2006100636239A
Authority: CN
Inventors: 范斯·M·塔特普迪; 森达里桑·库巴科姆
Original assignee: Zyray Wireless Inc
Current assignee: Broadcom Corp; Zyray Wireless Inc
Priority date: 2006-01-04
Filing date: 2006-12-25
Publication date: 2007-07-11
Anticipated expiration: 2026-12-25
Also published as: EP1806871A2; EP1806871A3; CN1996856B; US20070153781A1; TW200737000A

Abstract

本发明涉及一种用于具有共享结构的多个网络设备的可编程网络元件。所述可编程网络元件包括具有外部处理单元的接口以提供所述外部处理单元和网络设备之间的管理接口控制。所述可编程网络元件还包括具有多个内部总线的接口，其中每个内部总线耦合至所述可编程网络元件和至少一个网络元件。所述至少一个网络元件的顺序不影响所述可编程网络元件在多个内部总线上使用的协议。

Description

用于处理信息的网络设备、可编程网络元件及其方法

技术领域

本发明涉及一种访问具有通配(generic)CPU处理单元的中央处理器的方法和系统，更具体地说，涉及一种可编程地设置所述CPU处理单元以用于多个交换设备的方法和系统。

背景技术

交换系统可包括一个或多个网络设备，例如交换芯片，每个设备又包括多个模块用于处理通过所述设备传输的信息。具体而言，所述设备包括输入模块、存储器管理单元(MMU)和输出模块。输入模块包括有交换功能以确定数据包应被发送至哪个端口。MMU用于存储数据包信息和执行资源检查。输出模块用于执行数据包修改和传输数据包至至少一个合适的目的端口。设备上可以有一个端口是CPU端口，以使该设备可发送信息至外部交换/路由控制实体或CPU以及从外部交换/路由控制实体或CPU接收信息。

当数据包从多个端口进入设备后，被转发至输入模块，并在输入模块处对其执行交换。随后，这些数据包被传送至MMU以进行进一步的处理。然后，输出模块传输该数据包至至少一个目的端口，可能包括CPU端口。如果信息被传输至CPU端口，输出模块通过CPU处理单元例如CMIC^TM模块转发该信息，该CPU处理单元负责所有的CPU管理功能。例如，CMIC^TM模块负责发送数据包至CPU端口以及从CPU端口接收数据包，改变寄存器存储器设置，并与内部和/或外部总线交互。

即使是在一系列共享同样结构的交换芯片中，端口数和端口所支持的速度都是可变的。因此，共享同样的结构的一系列交换芯片中的每个交换芯片均具有CMIC^TM设计，该CMIC^TM设计可根据例如交换芯片的端口数和速度进行自定义。CMIC^TM模块中的自定义是昂贵的、耗时的并且容易出错。因此，需要一种通配的CMIC^TM模块，可用于各种共享同样结构的交换芯片。

发明内容

根据本发明得一个方面，提供一种处理信息的网络设备，所述网络设备包括：

可编程网络元件，与外部处理单元连接以提供所述外部处理单元和所述网络设备之间的管理接口控制，其中所述可编程网络元件可用于具有共享结构的多个网络设备；以及

多个内部总线，其中每个内部总线耦合至所述可编程网络元件和至少一个网络元件，

其中，所述可编程网络元件包括有用于从多个其它网络元件收集数据的装置，每个所述其它网络元件包括多个统计计数器，用于追踪所述网络设备各方面的信息；以及

在没有所述外部处理单元的干预的情况下在所述其它网络元件中至少一个和所述外部处理单元之间传送信息的装置。

优选地，所述可编程网络元件设置为支持多达4个内部总线。

优选地，所述网络设备设置为支持其它网络元件，所述其它网络元件包括输入模块、输出模块和媒体访问控制模块至少之一。

优选地，所述网络设备设置为支持其它网络元件，其中每个所述其它网络元件的统计计数器由多个寄存器实现。

优选地，所述可编程网络元件设置为支持统计计数器直接内存访问控制器，能够在没有所述外部处理单元的干预的情况下传送统计数据块至所述外部处理单元，从而降低所述外部处理单元的开销。

优选地，外部处理单元设置为提供一部分存储器，用于统计数据直接存储器访问，具有计时器机制。

优选地，所述可编程网络元件包括可编程计时器，其中当所述可编程计时器期满时，所述可编程网络元件设置为触发一系列交易以从其它网络元件中特定的寄存器收集统计数据，并传送所述统计数据至外部网络元件关联的存储器的特定部分。

优选地，所述可编程网络元件设置为从与所述外部处理单元关联的存储器传送数据至至少一个所述其它网络元件，并从至少一个所述其它网络元件接收数据并传送至所述外部处理单元关联的存储器。

优选地，所述可编程网络元件设置为确定每个所述其它网络元件中的寄存器数量，并包括用于存储每个所述其它网络元件的模块标识符、每个所述其它网络元件中的统计计数器数量以及所述统计计数器所在的每个所述其它网络元件中的级数的装置。

优选地，所述可编程网络元件设置为确定至少一个媒介访问控制元件中的寄存器数量，并包括用于存储端口总数的装置、用于指出端口类型、每个端口的模块标识符、指示为一个类型的端口的子端口数量、每个端口中的统计计数器数量和统计计数器所在的每个端口的级数的装置。

根据本发明的一个方面，提供一种用于具有共享结构的多个网络设备的可编程网络元件，所述可编程网络元件包括：

具有外部处理单元的接口，用以在所述外部处理单元和网络设备之间提供管理接口控制；

具有多个内部总线的接口，其中每个内部总线耦合至所述可编程网络元件和至少一个网络元件；

用于从多个其它网络元件收集统计数据的装置，每个所述其它网络元件包括多个统计计数器用于追踪所述网络设备的各个方面的信息；以及

在没有所述外部处理单元的干预的情况下在至少一个所述其它网络元件和所述外部处理单元之间传送信息的装置。

优选地，所述可编程网络元件设置为从其它网络元件收集统计数据，其中每个所述其它网络元件包括由多个寄存器实现的统计计数器。

优选地，所述可编程网络元件设置为支持统计计数器直接存储器访问控制，能够在没有所述外部处理单元的干预的情况下传送统计数据块至所述外部处理单元，从而降低所述外部处理单元的开销。

优选地，所述可编程网络元件包括可编程计时器，其中当所述可编程计时器期满时，所述可编程网络元件设置为触发一系列的交易以从所述其它网络元件的特定寄存器收集统计数据，并将所述统计数据传送至外部网络元件的存储器的特定部分。

根据本发明的一个方面，提供一种在用于具有共享结构的多个网络设备中的可编程网络元件中提供可编程存储器访问特征的方法，所述方法包括下述步骤：

将所述可编程网络元件与外部处理单元连接以提供所述外部处理单元和网络设备之间的管理接口控制；以及

将所述可编程网络元件与多个内部总线连接，其中每个所述内部总线耦合至所述可编程网络元件和至少一个网络元件；

从多个其它网络元件收集统计数据，其中每个所述其它网络元件包括多个统计计数器用于追踪所述网络设备的各个方面的信息；以及

在没有所述外部处理单元的干预的情况下在至少一个所述其它网络元件和所述外部处理单元之间传送信息。

优选地，每个所述其它网络元件包括统计计数器，所述统计计数器由多个寄存器实现。

优选地，所述传送信息的步骤进一步包括：在没有所述外部处理单元的干预的情况下将统计数据块传送至所述外部处理单元，从而降低所述外部处理单元的开销。

优选地，所述方法进一步包括：当计时器期满时，触发一系列交易以收集来自其它网络元件的特定寄存器的统计数据，并将所述统计数据传送至外部网络元件关联的存储器的特定部分。

优选地，所述方法进一步包括：

从与所述外部处理单元关联的存储器传送数据至至少一个所述其它网络元件，并从至少一个所述其它网络元件接收数据；以及

传送所述数据至所述外部处理单元关联的存储器。

优选地，所述方法进一步包括：

确定每个所述其它网络元件中的寄存器数量；

存储每个所述其它网络元件的模块标识符、每个所述其它网络元件中的统计计数器数量以及所述统计计数器所在的每个所述其它网络元件中的级数。

优选地，所述方法进一步包括：

确定至少一个媒介访问控制元件中的寄存器数量；

存储端口总数，指出端口类型、每个端口的模块标识符、指示为一个类型的端口的子端口数量、每个端口中的统计计数器数量和统计计数器所在的每个端口的级数。

附图说明

下面将结合附图及实施例对本发明作进一步说明，附图中：

图1是实现本发明一个实施例的网络设备的示意图；

图2是设置有网络设备的板的一个实施例的示意图；

图3a是本发明CMIC^TM模块的一个实施例的示意图；

图3b是本发明CMIC^TM模块的一个实施例的示意图。

具体实施方式

下面结合附图和实施例对本发明进行详细描述。

图1是实现本发明一个实施例的网络设备例如交换芯片的示意图。设备100执行管线技术以处理输入的数据包，并包括输入管线/模块102、MMU 104和输出管线/模块106。输入模块102对输入的数据包执行交换功能。MMU 104存储数据包并对每个数据包执行资源校验。输出模块106执行数据包修改，并传输数据包至合适的目的端口。输入模块102、MMU 104和输出模块106均具有多个用于处理该模块产生的指令的周期。

设备100还可包括一个或多个内部结构(fabric)/HiGIG端口108a-108x、一个或多个外部以太网端口109x，并包括有CPU端口110。内部结构端口108a-108x用于互相连接系统中的各种设备，并从而组成内部结构以用于在外部源端口和一个或多个外部目的端口之间传输数据包。因此，内部结构端口108a-108x在包括有多个相互连接的设备的系统外部是不可见的。在本发明的一个实施例中，端口108a-108x中的每个端口是可被设置为在10Gbps高速模式、12Gbps高速模式或10 GE模式下运行的X-PORT。一个或多个外部以太网端口109x中的每个端口是10/100/1000 Mbps以太网G-PORT。设备100的一个实施例中，每个G-PORT模块支持多达12个10/100/1000 Mbps以太网端口。设备100的一个实施例也支持一个高速端口108；而本发明另一个实施例中支持多达4个高度端口108，该高速端口108运行在10Gbps、12Gbps或10GE模式。

CPU端口110用于发送信息至外部交换/路由控制实体或CPU，以及从外部交换/路由控制实体或CPU接收信息。根据本发明的一个实施例，CPU端口110可看作以太网端口109x之一。设备100通过CPU处理模块111例如CMIC^TM模块与外部/片外CPU连接，而该CMIC^TM模块与将设备100连接至外部CPU的PCI总线连接。在本发明中，CMIC^TM模块111是软件可编程模块，其中软件可对各个CMIC^TM寄存器编程以使得CMIC^TM模块111对多个共享共用结构的交换芯片100中的每个交换芯片正确地执行CPU管理。

网络信息流通过外部以太网端口109x进入和离开设备100。具体来说，设备100中的信息流从外部以太网源端口路由至一个或多个唯一的目的以太网端口109x。在本发明的一个实施例中，设备100支持物理以太网端口和逻辑(主干)端口。该物理以太网端口是设备100的物理端口，通过全局端口标识符全局地识别。在一个实施例中，全局端口标识符包括模块标识符和本地端口数，唯一地标识设备100和特定的物理端口。主干端口是一组物理外部以太网端口，用作一个链接层端口。每个主干端口分配有一个全局主干组标识符(TGID)。设备100上的目的端口109x可以是物理外部以太网端口或主干端口。如果某目的端口是主干端口，设备100通过使用杂乱信号(hash)动态地选择主干中的物理以太网端口以选择成员端口。该动态选择使得设备100能够实现在主干的端口之间动态地分担负载。

本领域技术人员熟知的是，设置有芯片的板，如图2所示，包括至少一个外部层1物理接口(PHY)，其中一个PHY 202可用于GIG端口，另一个PHY 212可用于XGIG端口。如果信息以铜线模式(copper mode)传输，则由端口决定信息通过PHY 202和212传输，并随后，信息从PHY 202/212发送至恰当的MAC 206/208。随后，信息由输入模块102、MMU 104和输出模块106进行处理，并且处理后的信息通过恰当的MAC 206/208传输至恰当的PHY 202/212。

如果信息通过光纤传输至芯片，该芯片可包括有用于GIG端口的SERDES模块204和用于XGIG端口的XAUI模块210，如图2所示。SERDES模块204和XAUI模块210均将从PHY 202/212进入芯片的信息在传输至MAC 206/208之前转换为字节。本领域技术人员能够理解的是，MAC 206等同于G-PORT 109，并且MAC 208等同于X-PORT 108。SERDES模块204也在其将信息传输至MAC 206之前对该信息执行模拟和数字校验。

在本发明的一个实施例中，数据包数据通过6个集成1G四心线SERDES核(6 integrated 1G quad SERDES core)204或XAUI 210进入芯片100，两者均提供有串行化/解串行功能。依据数据包是如何进入芯片的，该数据包可在传输至G-PORT/MAC 206之前被转换为四心线SERDES 204的标准GMII接口信令输出，或在传输至X-PORT/MAC 208之前从XAUI接口信令转换至XGMII接口。在一个实施例中，有2个示例G-PORT模块，致使进入芯片100的数据包流高达24Gbps。每个G-PORT模块连接至3个四心线SERDES IP，每个G-PORT集成12-Gigabit以太网端口，可独立地设置为运行在3个不同地速度10/100/1000Mbps。

每个G-PORT还与GBOD连接，GBOD为在数据包进入输入管线102进行数据包交换之前为G-PORT中所有的12Gigabit以太网端口保存数据包数据的集中式G-PORT输入数据包缓存。近似地，X-PORT 208也通过以核芯时钟频率运行的128比特宽的总线与XBOD缓存连接，该XBOD缓存为在数据包进入输入管线102进行数据包交换之前用于保存数据包的集中式X-PORT输入数据包缓存。因为128字节是输入管线102用于处理数据包的间隔大小，数据在XBOD/GBOD内被打包为128字节。一旦收到128字节的数据包或数据包单元(EOP)的末尾，与输入管线102连接的XBOD/GBOD等待从输入管线102接收时分多路转换(TDM)允许，并在接收到允许后，通过256比特宽的总线传输该数据包。每6个周期分配给每个X-PORT/G-PORT一个输入管线仲裁器TDM时隙，以用于数据包传输。在一个实施例中，输入管线102执行TDM方案以在4个X-PORT和2个G-PORT之间分配其资源。因为GBOD为所有12个GE端口缓冲数据包数据，GBOD还执行6周期的TDM方案在本地决定12个GE端口之间的G-PORT至输入管线(G-PORT-to-ingress pipeline)总线分配。

CPU需要来自PHY 202和212、SERDES 204和XAUI 210每一者的信息。因此，CMIC^TM模块211支持用于与外部PHY 202通信的外部MDIO总线214，用于与SERDES模块204通信的内部MDIO数据总线216，用于与XAUI模块210通信的内部MDIO数据总线218，以及用于与外部XGIG PHY 212通信的外部MDIO数据总线220。为了与XAUI模块210和外部XGIG PHY 212通信，CMIC^TM模块211也支持用于GIG端口和/或XAUI的MDIO协议条款22，并支持用于XAUI的MDIO协议条款45。本领域技术人员能够理解的是，每个芯片在每个总线214和220上可具有不同数量的PHY，最多达32个。

为了确定PHY是否可运作，CPU命令CMIC^TM模块211执行自动扫描操作以链路扫描每个PHY 202/212的状态。在本发明中，CMIC^TM模块211设置为包括有需要被扫描的链路状态的端口位图。当CMIC^TM模块211执行硬件链路扫描时，CMIC^TM模块211在恰当的内部或外部总线214-220上发送MDIO交易以获得状态信息。具体而言，CMIC^TM模块211的软件程序使用需要扫描链路状态的端口位图对CMIC^TM模块内的寄存器进行配置，其中端口类型映射寄存器设置为表示端口是GIG端口或XGIG端口，以及，选择映射寄存器设置为表示内部或外部MDIO数据总线是否将被扫描。基于从端口类型映射寄存器和选择映射寄存器获得的信息，CMIC^TM模块311能够选择用于发送每个交易的恰当的总线。CMIC^TM模块211内相关的软件还对CMIC^TM模块211内的协议映射寄存器进行编程，以表示条款22或条款45是否将用于MIIM交易中。协议映射寄存器指出近似于端口映射寄存器的端口位图。此外，相关的软件可使用应向其传送信息的每个端口的PHY数设置CMIC^TM模块211内的多个地址映射寄存器。该地址映射寄存器可用于确定将用于每个端口的PHY地址。所述灵活的支持允许芯片100的用户随机地映射PHY标识符至端口数，而不是要求芯片用户执行PHY标识符和端口数之间的一对一映射。

数据包在输出侧由芯片200进行处理后，输出管线106与XBODE或GBODE交互，该XBODE为在数据包传输至XAUI 210/PHY 212之前用于保存该数据包的输出数据包缓存，该GBODE为在数据包传输至SERDES 204/PHY 202之前用于保存该数据包数据的输出数据包缓存。XBODE与X-PORT 208相关，X-PORT/MAC 208和输出管线106之间的总线协议是以信任为基础的，因此无论何时XBODE中有单元(cell)可用时，X-PORT 208中的输出管线接口向输出管线106请求更多的数据。近似于GBOD，GOBDE是用于全部12个GE端口的缓存，因此执行本地TDM来保证分配的用于从GBODE传输数据至SERDES204/PHY 202的最小带宽。G-PORT 206和输出管线106之间的总线协议也是以信任为基础的。输出管线106也执行TDM方案以决定其资源在输出数据的4个X-PORT和2个G-PORT之间的分配。因此，如果有数据包将被传输，X-PORT单元请求和返回给输出管线的数据之间的延迟大概是6个周期。

回到图1，CMIC^TM模块111用作进入芯片100的CPU网关，其中CMIC^TM模块111通过允许寄存器/存储器读/写操作、数据传输和接收以及从CPU卸载预定义的维护功能的其它特征，对芯片100提供CPU管理接口控制。CMIC^TM模块111可用作PIC从属或主设备，并可被设置以映射至64K边界上CPU内的任何PCI存储器地址。在本发明的一个实施例中，CMIC^TM模块111中的所有寄存器是32位的。作为PCI从属设备时，CMIC^TM模块111允许PCI读/写脉冲访问预定义的CMIC^TM寄存器。CMIC^TM模块111和CPU也以主从关系一起工作。CPU通过恰当地对CMIC^TM寄存器编程发送命令至CMIC^TM模块111；一般通过设定“起始(START)”位和等待“完成(DONE)”位来实现。

在本发明的一个实施例中，为了在具有同样结构的多个交换设备中平衡相同的CMIC^TM模块111硬件设计，CMIC^TM模块111包括有附加的可编程硬件，以此，CMIC^TM模块111的相关软件可配置CMIC^TM模块内恰当的寄存器。已编程寄存器可由CMIC^TM模块111使用以确定交换设备的类型。在本发明的一个实施例中，CMIC^TM模块111的相关软件从芯片中读取设备标识符以确定该芯片要求哪种类型的CMIC^TM寄存器设置。随后，该软件对恰当的CMIC^TM寄存器进行编程。因此，本发明不需要CMIC^TM模块111进行硬件改变来适应使用共享结构的一组交换芯片中的每个交换芯片。此外，因为寄存器接口对具有共享结构的芯片组中的所有芯片来说都是一样的，同样的软件结构也可由芯片组中的所有芯片共享。

具体而言，如图3a所示，CMIC^TM模块111支持多达4个s-总线，其中每个芯片设置为使用一个或多个所述s-总线。每个总线可具有至少一个设备。尽管可以设置在每个总线上的设备的最大数是不受限制的，但是由于延迟因素，设备的数量受到限制。本领域技术人员能够理解的是，s-总线的数量可以增加而不改变本发明的范围。

在本发明的一个实施例中，如上所述，CMIC^TM模块311能够从多个源处收集统计计数(statistics count)，例如，从输入模块302a、输出模块306a和MAC 308-312。如图1所示，高度集成的交换芯片支持相当大数量的端口，每个芯片具有其自有的统计计数器，一般在50-100个寄存器中实现。具体而言，G-PORT和X-PORT 308-312中的每个端口包括有层1/层2统计计数器，用于记录流经该端口的数据包的信息。每个所述计数器追踪交换的各方面信息，包括接收的字节数、传输的数据包数量以及接收和丢失的数据包数量。CPU监视这些计数器，并且当总体寄存器的数量变大时，CPU变成负载了上百个寄存器读操作，并增加了等待每个寄存器读操作完成的开销。因此，CMIC^TM模块111支持统计计数器直接存储器访问(DMA)特性以降低CPU开销。CMIC^TM模块111也支持表格式DMA(table DMA)以存取任何交换表格至PCI系统存储器。

CMIC^TM模块111还连接至输入管线102和输出管线106，以此CMIC^TM模块111可将单元数据(cell data)从PCI存储器传输至任何输出端口和/或从任何输入端口接收单元数据并传输至PCI存储器。每个输入模块302和输出模块306均包括有层2/层3和/或较高层统计计数器，用于记录输入模块和输出模块内处理的数据包的信息。在本发明的一个实施例中，输入模块中有30个统计寄存器，输出模块中有15个统计寄存器，依据MAC是X-PORT还是G-PORT，最多可以有170个MAC寄存器。本领域技术人员能够理解的是，统计MAC寄存器和每个输入模块和输出模块的寄存器的数量可基于交换设备的要求增加。为了恰当地处理数据包，CPU需要周期性的从每个统计寄存器接收信息。例如，CPU使用来自统计寄存器的信息用于客户诊断和/或芯片中的校正操作。s-总线316a-222a可访问所有统计寄存器，以此，各个消息可发送至各个模块。然而，依据芯片上寄存器的数量和每个寄存器改变的频率，CPU和CMIC^TM模块311可消耗大量的时间读取所有寄存器以获得CPU需要的信息。因此，CMIC^TM模块111支持能够在没有CPU干预的情况下传输大量统计数据的统计DMA控制器。

根据本发明的一个实施例，CPU存储器的一部分设置为具有计时机制，用于统计数据直接存储器访问(DMA)。当CMIC^TM模块311中的可编程计时器期满时，触发一系列S-总线交易以收集指定的统计寄存器的数据。CMIC^TM模块311随后传输统计数据至指定的CPU存储器地址。这一处理在每次可编程计时器期满时重复。这一操作还对芯片内的端口数量敏感。

如图3a所示，交换芯片300a包括分配有模块标识符6的输入管线模块302a，分配有模块ID 9的MMU模块304a，分配有模块ID 8的输出管线模块306a，G-PORT和X-PORT 308-312，用作加密引擎的板安全模块314a，以及用于管理外部CPU的CMIC^TM模块311a。交换芯片300a也包括4个s-总线环316a-222a，其中CMIC^TM模块311a使用s-总线环316a发送信息至输入模块302a并从输入模块302a接收信息，CMIC^TM模块311a使用s-总线环318a发送信息至MMU模块304a、G-PORT和X-PORT 308-312以及从MMU模块304a、G-PORT和X-PORT 308-312接收信息，CMIC^TM模块311a使用s-总线环220a发送信息至输出模块306a以及从输出模块306a接收信息，并且CMIC^TM模块311a使用s-总线环222a发送信息至板安全模块314a以及从板安全模块314a接收信息。本发明中的每个s-总线接口为32-比特传送和32-比特接收的点对点总线。

图3b是本发明另一实施例的交换芯片300b的示意图，包括分配有模块标识符10的输入管线模块302b，分配有模块ID 11的MMU模块304b，分配有模块ID 12的输出管线模块306b，G-PORT和X-PORT 308b-312b，搜索引擎313a-313c，板安全模块314b和CMIC^TM模块311b。交换芯片300b也包括4个s-总线环316b-222b，其中CMIC^TM模块311b使用s-总线环316b发送信息至输出模块306b、输入模块302b和MMU 304b以及从输出模块306b、输入模块302b和MMU 304b接收信息，CMIC^TM模块311b使用s-总线环318b发送信息至搜索引擎313a-313c以及从搜索引擎313a-313c接收信息，CMIC^TM模块311b使用s-总线环230b发送信息至G-PORT和X-PORT 308b-312b以及从G-PORT和X-PORT 308b-312b接收信息，并且CMIC^TM模块311b使用s-总线环222b发送信息至板安全模块314b以及从板安全模块314b接收信息。在图3a和3b展示的两个实施例中，CMIC^TM模块311用作每个s-总线的s-总线主设备，而s-总线上的其它设备是s-总线从设备。因此，CMIC^TM模块311是主设备而其它s-总线模块是从设备时，每个s-总线用作传递消息。在一个实施例中，CMIC^TM模块311是唯一的交易发起者，并且所有由CMIC^TM模块311发起的消息需要得到确认，CMIC^TM模块311在发送下一个s-总线消息前要求等待来自s-总线从设备的确认信息。

在本发明中，s-总线从属设备的顺序不影响由CMIC^TM模块311a/311b所执行的协议。例如，芯片302b中的输入模块和输出模块的顺序不影响CMIC^TM模块311b执行的协议。在另一个实施例中，如果总线环未被使用，给CMIC^TM模块311的输入被限制为0，并且CMIC^TM模块311的输出可左移(be left tofloat)。如果总线环上具有不止1个的s-总线从设备，则该s-总线上的每个从设备应“传递”不是发送给它的信息。

CMIC^TM模块311a/311b包括有总线环映射寄存器，允许相关的软件使用恰当的s-总线环数为每个s-总线有效模块ID设置总线环寄存器。例如，在芯片302a中，包括有s-总线316a的总线环0具有输入模块302a的模块ID 6，包括有s-总线318a的总线环1具有MMU 304a的模块ID 9、G-PORT和X-PORT308a-312a的模块ID 1、2和3，包括有s-总线220a的数据总线环2具有输出模块306a的模块ID 8，以及，包括有s-总线222a的总线环3具有板安全模块314a的模块ID 4。近似地，在芯片302b中，包括有s-总线316b的总线环0具有输入模块302b的模块ID 10、输出模块306b的模块ID 12以及MMU 304b的模块ID 11，包括有s-总线318b的总线环1具有搜索引擎313a-313c的模块ID 13-15，包括有s-总线220b的总线环2具有G-PORT和X-PORT 308b-312b的模块ID 16-18，以及，包括有s-总线222b的总线环3具有板安全模块314b的模块ID 20。总线环映射寄存器使得CMIC^TM模块311在恰当的s-总线环上通过将s-总线模块ID转译为环数来发送软件发起的s-总线消息。

CMIC^TM模块311a/311b还包括有s-总线超时寄存器，允许软件指定任意一个s-总线交易的最大超时值。这为所有总线环上的s-总线交易提供共用的超时机制。

在本发明的一个实施例中，有28个端口，其中某些是G-PORT，其它是X-PORT。因此，CMIC^TM模块311需要知道芯片上总共有多少端口，这些端口中有多少个是G-PORT或X-PORT，以及，每个端口内有多少个寄存器，输入模块302a和输出模块306a有多少个寄存器。根据本发明，为了确定输入模块和输出模块中寄存器的数量，CMIC^TM模块311包括有可配置的统计寄存器，用于存储每个输入和输出模块的s-总线模块ID、每个输入和输出模块内的统计计数器的数量以及统计计数器所在的每个输入和输口模块中的管线级数。为了确定MAC中寄存器的数量，CMIC^TM模块311在该可配置的统计寄存器中存储端口总数，并指出端口是G-PORT还是X-PORT、每个端口的s-总线模块ID、每个G-PORT中端口总数以及一个G-PORT中每个端口的端口数、每个G-PORT和X-PORT中统计计数器的数量、该统计计数器所在的每个X-PORT和G-PORT中的管线级数以及CPU端口的端口数。由于CMIC^TM模块311可基于该可配置的统计寄存器动态地进行设置，因此如果例如端口数被改变，CMIC^TM模块的设计不需要进行改变。

因此，根据本发明，如果网络设备被初始化，在初始化进程中，CMIC^TM模块也被初始化。在CMIC^TM模块初始化过程中，相关的软件基于端口数和其它与被初始化设备相关的变量恰当地设置每个寄存器。例如，每个s-总线环映射寄存器被初始以指出哪些从属设备在每个s-总线环上。因此，如果芯片配置例如分配给s-总线环的设备改变时，只需修改CMIC^TM初始化程序。

本发明上述设置是结合首选实施例描述的，嵌入在半导体底层例如硅上，使用恰当的半导体生产技术，并基于电路布局，基于上述实施例，对本领域技术人员是显而易见的。半导体设计和生产领域的技术人员基于上述结构描述，能够将本发明的各种模块、接口和表格、缓存等实现在一个半导体基底上。而且，将上述部件实现为分布式电子部件也能实现单个半导体基底的优点，属于本发明的保护范围。

上述内容是对本发明的特定实施例的描述。然而，显而易见的是，还可以对上述实施例进行其它的变更和修改，具有部分或所有的本发明的优点。因此，权利要求书的目的是覆盖所有落入本发明精神实质和范围的改变和修改。

Claims

1、一种处理信息的网络设备，其特征在于，所述网络设备包括：

2、如权利要求1所述的网络设备，其特征在于，所述可编程网络元件设置为支持多达4个内部总线。

3、如权利要求1所述的网络设备，其特征在于，所述网络设备设置为支持其它网络元件，所述其它网络元件包括输入模块、输出模块和媒体访问控制模块至少之一。

4、如权利要求1所述的网络设备，其特征在于，所述网络设备设置为支持其它网络元件，其中每个所述其它网络元件的统计计数器由多个寄存器实现。

5、如权利要求1所述的网络设备，其特征在于，所述可编程网络元件设置为支持统计计数器直接内存访问控制器，能够在没有所述外部处理单元的干预的情况下传送统计数据块至所述外部处理单元，从而降低所述外部处理单元的开销。

6、一种用于具有共享结构的多个网络设备的可编程网络元件，其特征在于，所述可编程网络元件包括：

7、如权利要求6所述的可编程网络元件，其特征在于，所述可编程网络元件设置为从其它网络元件收集统计数据，其中每个所述其它网络元件包括由多个寄存器实现的统计计数器。

8、一种在用于具有共享结构的多个网络设备中的可编程网络元件中提供可编程存储器访问特征的方法，其特征在于，所述方法包括下述步骤：

9、如权利要求8所述的方法，其特征在于，每个所述其它网络元件包括统计计数器，所述统计计数器由多个寄存器实现。

10、如权利要求8所述的方法，其特征在于，所述传送信息的步骤进一步包括：在没有所述外部处理单元的干预的情况下将统计数据块传送至所述外部处理单元，从而降低所述外部处理单元的开销。