CN1996593A - 利用浮动和/或偏置多晶硅区域的静电保护系统和方法 - Google Patents

利用浮动和/或偏置多晶硅区域的静电保护系统和方法 Download PDF

Info

Publication number
CN1996593A
CN1996593A CNA2006100231622A CN200610023162A CN1996593A CN 1996593 A CN1996593 A CN 1996593A CN A2006100231622 A CNA2006100231622 A CN A2006100231622A CN 200610023162 A CN200610023162 A CN 200610023162A CN 1996593 A CN1996593 A CN 1996593A
Authority
CN
China
Prior art keywords
region
polysilicon
area
substrate
regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2006100231622A
Other languages
English (en)
Other versions
CN1996593B (zh
Inventor
苏鼎杰
郑敏祺
廖金昌
黄俊诚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Semiconductor Manufacturing International Beijing Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN200610023162A priority Critical patent/CN1996593B/zh
Priority to US11/517,546 priority patent/US8686507B2/en
Publication of CN1996593A publication Critical patent/CN1996593A/zh
Application granted granted Critical
Publication of CN1996593B publication Critical patent/CN1996593B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Abstract

本发明公开了一种用于静电放电保护的系统和方法。该系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，该系统包括多晶硅区域。多晶硅区域经由介电层与衬底相隔离，并且多晶硅区域与多个栅极区域中的每一个交叉。多晶硅区域的至少一部分在有源区上。

Description

利用浮动和/或偏置多晶硅区域的静电保护系统和方法
技术领域
本发明涉及集成电路。更具体地说，本发明提供了一种利用浮动和/或偏置的多晶硅区域进行静电放电(eletrostatic discharge，ESD)保护的系统和方法。作为示例，本发明已被应用于输入/输出(I/O)设备。但是应当认识到本发明有更广阔的应用范围。
背景技术
集成电路或“IC”已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前的IC提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。目前制备的半导体器件的特征尺寸小于1/4微米。
日益增加的电路密度不仅提高了IC的性能和复杂度，还给消费者提供了更低的成本。IC制造设备可能花费数亿，甚至数十亿美元。每种制造设备都有一定的晶片产量，每个晶片在其上都有一定数目的IC。因此，通过使IC的各个器件更小，可以在每个晶片上制作更多的器件，从而增大了制造设备的输出量。使器件更小是非常有挑战性的，这是因为给定工艺和/或器件布图一般只能工作到某一特征尺寸。这种极限的一个示例就是I/O晶体管所提供的ESD保护。有效的保护通常要求降低I/O晶体管的击穿电压，但是减小击穿电压可能是困难的。传统上，ESD注入已被用于调整击穿电压，但是ESD注入通常增加了制造复杂度，这使得有效性受限。
从以上内容看出，需要一种改进的ESD保护技术。
发明内容
本发明涉及集成电路。更具体地说，本发明提供了一种利用浮动和/或偏置的多晶硅区域进行静电放电(ESD)保护的系统和方法。作为示例，本发明已被应用于输入/输出(I/O)设备。但是应当认识到本发明有更广阔的应用范围。
在特定实施例中，本发明提供了一种用于静电放电保护的系统。该系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，该系统包括多晶硅区域。多晶硅区域经由介电层与衬底相隔离，并且多晶硅区域与多个栅极区域中的每一个交叉。多晶硅区域的至少一部分在有源区上。
根据本发明另一个实施例，一种用于静电放电保护的系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，该系统包括第一多个多晶硅区域。这第一多个多晶硅区域经由第一多个介电层与衬底相隔离。这第一多个多晶硅区域中每一个的至少一部分在有源区上，并且第一多个多晶硅区域彼此不直接接触。
根据本发明另一个实施例，一种用于静电放电保护的系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，该系统包括多个多晶硅区域。这多个多晶硅区域经由多个介电层与衬底相隔离。这多个多晶硅区域在多个漏极区域之一上，或者在多个源极区域之一上。这多个多晶硅区域彼此不直接接触，并且多个多晶硅区域中的每一个不与多个栅极区域中的任何一个直接接触。
与传统技术相比，本发明实现了许多优点。例如，本技术提供了一种容易使用的系统和方法。根据某些实施例，该系统和方法与传统技术兼容。本发明的某些实施例改进了I/O ESD保护技术。例如，MOS晶体管的结击穿电压被降低。在另一个示例中，I/O晶体管可以导通结击穿，从而防止或减小对ESD应力引起的自保护的损坏。本发明的某些实施例可以有效地延迟当ESD应力电流到达栅极区域的时间。本发明的某些实施例遵从ESD设计规则。例如，为了消散由高密度ESD电流产生的大量热量，ESD设计规则通常允许在栅极区域和漏极触点之间有相对较大的间隔。在另一个示例中，可以插入多晶硅区域到I/O晶体管的漏极区域，以增加电流通路的长度并提升漏极电阻，而不违反ESD设计规则。本发明的某些实施例提供了与浮动和/或偏置的多晶硅区域相邻的口袋注入区域。例如，口袋注入区域通过用于制作I/O晶体管的口袋注入工艺制作。在另一个示例中，口袋注入比衬底中的p阱更为重掺杂，并且源极和漏极区域包括N+区域。口袋注入区域和N+区域形成了具有低结击穿电压的突变结。取决于实施例，可以实现这些优点中的一个或多个。在本说明书特别是下文中，将详细描述这些以及其它优点。
参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。
附图说明
图1是用于静电放电保护的简化的传统系统；
图2是根据本发明实施例的用于静电放电保护的简化系统；
图3是根据本发明实施例的用于静电放电保护的简化横截面图；
图4(A)和4(B)的简化图示出了根据本发明某些实施例的I/O晶体管击穿电压的减小；
图5是根据本发明另一个实施例的用于静电放电保护的简化系统；
图6是根据本发明另一个实施例的用于静电放电保护的简化系统；
图7(A)和7(B)的简化图示出了根据本发明某些实施例的I/O晶体管击穿电压的减小；
图8(A)和8(B)的简化图示出了根据本发明另一个实施例的用于静电放电保护的系统；
图9(A)、9(B)和9(C)的简化图示出了根据本发明其他实施例的用于静电放电保护的系统；
图10(A)、10(B)和10(C)示出了用于制作根据本发明实施例的用于静电放电保护的系统的简化方法；
图11是根据本发明另一个实施例的用于静电放电保护的简化系统。
具体实施方式
本发明涉及集成电路。更具体地说，本发明提供了一种利用浮动和/或偏置的多晶硅区域进行静电放电(ESD)保护的系统和方法。作为示例，本发明已被应用于输入/输出(I/O)设备。但是应当认识到本发明有更广阔的应用范围。
图1是用于静电放电保护的简化的传统系统。系统1100包括栅极区域1110、源极区域1120、漏极区域1130、有源区1150和多晶硅区域1160。栅极区域1110、源极区域1120和漏极区域1130被用来形成有源区1150中的I/O晶体管。栅极区域经由多晶硅区域1160彼此短路，多晶硅区域1160完全位于有源区1150的外部。图2是根据本发明实施例的用于静电放电保护的系统。该图仅仅是一个示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。系统100包括以下组件：
1.栅极区域110；
2.源极区域120；
3.漏极区域130；
4.多晶硅区域140；
5.有源区150。
尽管以上示出了系统100的组件的选定组合，但是可以有许多替换、修改和变化。例如，可以扩展和/或组合某些组件。可以插入其他的组件到上述组合中。取决于实施例，组件的安排可以交换为其他替代组件。例如，有源区150中的I/O晶体管是PMOS晶体管。在本说明书特别是下文中将详细描述这些组件。
栅极区域110、源极区域120和漏极区域130被用来形成有源区150中的I/O晶体管。例如，有源区150包括源极区域120和漏极区域130。在另一个示例中，每个源极区域120包括掺杂区域，每个漏极区域130包括掺杂区域。在另一个示例中，有源区150中的I/O晶体管是NMOS晶体管。如图2中所示，多晶硅区域140与栅极区域110交叉。栅极区域110电连接到多晶硅区域140。在一个实施例中，多晶硅区域140与栅极区域110具有相同的电压电位。在另一个实施例中，多晶硅区域140包围了源极区域120和漏极区域130。例如，多晶硅区域140部分或完全地位于有源区150内部。在另一个示例中，栅极区域110经由位于有源区150外部的另一个多晶硅区域而彼此短路。
图3是根据本发明实施例的用于静电放电保护的系统100的简化横截面图。该图仅仅是一个示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。系统100还包括衬底160和介电层170。衬底160包括有源区150，并且经由介电层170与多晶硅区域140相隔离。例如，介电层170包括二氧化硅。如图3中所示，有源区150被浅沟道隔离(STI)区域210所隔离。例如在顶视图中，多晶硅区域140部分地位于I/O晶体管的有源区150的内部。
在一个实施例中，衬底160被掺杂为p型。源极区域120和漏极区域130包括N+区域。例如，衬底160还包括p阱。在另一个示例中，对于每个N+区域，衬底160还包括至少两个LDD区域。这两个LDD区域与相应的N+区域直接接触。在另一个示例中，对于每个N+区域，衬底160还包括利用口袋注入(pocket implant)形成的两个p型区域。
图4(A)和(B)的简化图示出了根据本发明某些实施例的I/O晶体管击穿电压的减小。这些图仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。图4(A)对应于NMOS I/O晶体管，图4(B)对应于PMOS I/O晶体管。另外，曲线310和330描述了如图1和2所示被多晶硅区域140包围的I/O晶体管，曲线320和340描述了不被多晶硅区域140包围的I/O晶体管。
如图4(A)中所示，测量晶体管电流IB，DS的幅度作为晶体管电压VB，DS的函数。电流IB，DS从NMOS I/O晶体管的体区域流到漏极和源极区域。晶体管电压VB，DS代表从体区域到漏极和源极区域的电压降，并且漏极和源极区域处于相同的电压电位。曲线310和320的比较表明加入多晶硅区域140后可以明显减小击穿电压的幅度。例如，减小量约等于2V。如图4(B)所示，测量晶体管电流IDS，B的幅度作为晶体管电压VDS，B的函数。电流IDS，B从PMOS I/O晶体管的漏极和源极区域流到体区域。晶体管电压VDS，B代表从漏极和源极区域到体区域的电压降，并且漏极和源极区域处于相同的电压电位。曲线330和340的比较表明加入多晶硅区域140后可以明显减小击穿电压的幅度。例如，减小量约等于2V。
如上所述并且这里要进一步加以强调的，图2和3仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。图5是根据本发明另一个实施例的用于静电放电保护的简化系统。系统100中的多晶硅区域140被多晶硅区域410、420和430所代替。例如，多晶硅区域410、420和430以及栅极区域110包围了漏极区域130。多晶硅区域410、420和430部分或完全地位于有源区150的内部，并且经由介电层与衬底相隔离。例如，介电层包括二氧化硅。在另一个示例中，介电层彼此隔离，也可以彼此接触。在另一个示例中，栅极区域110经由位于有源区150外部的另一个多晶硅区域而彼此短路。
在一个实施例中，衬底被掺杂为p型。源极区域120和漏极区域130包括N+区域。例如，衬底还包括p阱。在另一个示例中，对于每个N+区域，衬底160还包括至少两个LDD区域。这两个LDD区域与相应的N+区域直接接触。在另一个示例中，对于每个N+区域，衬底160还包括利用口袋注入形成的两个p型区域。
图6是根据本发明另一个实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。系统500包括以下组件：
1.栅极区域510；
2.源极区域520；
3.漏极区域530；
4.多晶硅区域540；
5.有源区550。
尽管以上示出了系统500的组件的选定组合，但是可以有许多替换、修改和变化。例如，可以扩展和/或组合某些组件。可以插入其他的组件到上述组合中。取决于实施例，组件的安排可以交换为其他替代组件。例如，有源区550中的I/O晶体管是PMOS晶体管。在本说明书特别是下文中将详细描述这些组件。
栅极区域510、源极区域520和漏极区域530被用来形成有源区550中的I/O晶体管。例如，有源区550包括源极区域520和漏极区域530。在另一个示例中，有源区550中的I/O晶体管是NMOS晶体管。如图6中所示，多晶硅区域540不与栅极区域510交叉。栅极区域510不与多晶硅区域540直接接触。例如，多晶硅区域540包括多个子区域，这多个子区域彼此不直接接触。
在一个实施例中，多晶硅区域540至少部分地在源极区域520和漏极区域530的周围。在另一个实施例中，多晶硅区域540部分或完全地位于有源区550的内部。在另一个实施例中，多晶硅区域540经由介电层与衬底相隔离。例如，介电层包括二氧化硅。在另一个示例中，介电层彼此隔离，也可以彼此直接接触。在另一个示例中，栅极区域510经由位于有源区550外部的另一个多晶硅区域而彼此短路。
在另一个实施例中，衬底被掺杂为p型。源极区域520和漏极区域530包括N+区域。例如，衬底还包括p阱。在另一个示例中，对于每个N+区域，衬底560还包括至少两个LDD区域。这两个LDD区域与相应的N+区域直接接触。在另一个示例中，对于每个N+区域，衬底560还包括利用口袋注入形成的两个p型区域。
图7(A)和(B)的简化图示出了根据本发明某些实施例的I/O晶体管击穿电压的减小。这些图仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。图7(A)和(B)对应于图6中所示的NMOS I/O晶体管和PMOS I/O晶体管。
如图7(A)中所示，曲线610代表晶体管电流IB，DS的幅度，它作为晶体管电压VB，DS的函数而被测量。电流IB，DS从NMOS I/O晶体管的体区域流到漏极和源极区域。晶体管电压VB，DS代表从体区域到漏极和源极区域的电压降，并且漏极和源极区域处于相同的电压电位。在测量期间，多晶硅区域540浮动或偏置为各种电压。例如，多晶硅区域540被偏置为2、1、0、-1和-2V。曲线610和320的比较表明加入多晶硅区域540后可以明显减小击穿电压的幅度。例如，减小量约等于1.5V。另外，施加到多晶硅区域540的小的正偏置可以进一步降低击穿电压的幅度。如图7(B)所示，曲线620代表晶体管电流IDS，B的幅度，它作为晶体管电压VDS，B的函数而被测量。电流IDS，B从PMOS I/O晶体管的漏极和源极区域流到体区域。晶体管电压VDS，B代表从漏极和源极区域到体区域的电压降，并且漏极和源极区域处于相同的电压电位。在测量期间，多晶硅区域540浮动或偏置为各种电压。例如，多品硅区域540被偏置为2、1、0、-1和-2V。曲线620和320的比较表明加入多晶硅区域540后可以明显减小击穿电压的幅度。例如，减小量约等于1.5V。另外，施加到多晶硅区域540的小的负偏置可以进一步降低击穿电压的幅度。
图8(A)和(B)是根据本发明另一个实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。系统700包括以下组件：
1.栅极区域710；
2.源极区域720；
3.漏极区域730；
4.多晶硅区域740；
5.有源区750；
6.衬底760；
7.介电层770。
尽管以上示出了系统700的组件的选定组合，但是可以有许多替换、修改和变化。例如，可以扩展和/或组合某些组件。可以插入其他的组件到上述组合中。例如，区域720可以充当漏极，区域730可以充当源极。取决于实施例，组件的安排可以交换为其他替代组件。例如，有源区750中的I/O晶体管是PMOS晶体管。在本说明书特别是下文中将详细描述这些组件。
栅极区域710、源极区域720和漏极区域730被用来形成有源区750中的I/O晶体管。例如，有源区750包括源极区域720和漏极区域730。在另一个示例中，有源区750中的I/O晶体管是NMOS晶体管。
如图8(A)中所示，多晶硅区域740不与栅极区域710直接接触，并且多晶硅区域740彼此不直接接触。在一个实施例中，从顶视图看，多晶硅区域740位于漏极区域730的内部。在另一个实施例中，从顶视图看，多晶硅区域740位于源极区域720的内部。在另一个实施例中，从顶视图看，多晶硅区域740既位于源极区域720的内部，又位于漏极区域730的内部。在另一个实施例中，栅极区域710经由位于有源区750外部的另一个多晶硅区域而彼此短路。
如图8(B)中所示，衬底760包括有源区750，并且经由介电层770与多晶硅区域740相隔离。例如，介电层770包括二氧化硅。在另一个示例中，介电层770彼此隔离，也可以彼此直接接触。每个源极区域720包括一个掺杂区域，而每个漏极区域730包括衬底760中的多个掺杂区域。掺杂区域彼此不直接接触。在一个实施例中，衬底760被掺杂为p型，并且掺杂区域是N+区域。例如，衬底760还包括p阱。在另一个示例中，对于每个掺杂区域，衬底760还包括至少两个LDD区域。这两个LDD区域与相应的掺杂区域直接接触。在另一个示例中，对于每个掺杂区域，衬底760还包括利用口袋注入形成的两个p型区域。
如上所述并且这里要进一步加以强调的，图8(A)和(B)仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。图9(A)、(B)和(C)的简化图示出了根据本发明其他实施例的用于静电放电保护的系统。这些图仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。
如图9(A)中所示，多晶硅区域740被加入到如图2所示的系统100中。多晶硅区域740不与栅极区域110或多晶硅区域140直接接触，并且多晶硅区域740彼此不直接接触。另外，多晶硅区域740经由介电层与衬底相隔离。例如，介电层包括二氧化硅。在另一个示例中，介电层彼此隔离，也可以彼此直接接触。在一个实施例中，从顶视图看，多晶硅区域740位于漏极区域130的内部。在另一个实施例中，从顶视图看，多晶硅区域740位于源极区域120的内部。在另一个实施例中，从顶视图看，多晶硅区域740既位于源极区域120的内部，又位于漏极区域130的内部。例如，每个漏极区域130包括衬底中的多个掺杂区域。掺杂区域彼此不直接接触。在一个实施例中，衬底被掺杂为p型，并且掺杂区域是N+区域。例如，衬底还包括p阱。在另一个示例中，对于每个掺杂区域，衬底还包括至少两个LDD区域。这两个LDD区域与相应的掺杂区域直接接触。在另一个示例中，对于每个掺杂区域，衬底还包括利用口袋注入形成的两个p型区域。在另一个实施例中，栅极区域110经由位于有源区150外部的另一个多晶硅区域而彼此短路。
如图9(B)中所示，多晶硅区域740被加入到如图5所示的系统100中。多晶硅区域740不与栅极区域110或多晶硅区域410、420和430直接接触，并且多晶硅区域740彼此不直接接触。另外，多晶硅区域740经由介电层与衬底相隔离。例如，介电层包括二氧化硅。在另一个示例中，介电层彼此隔离，也可以彼此直接接触。在一个实施例中，从顶视图看，多晶硅区域740位于漏极区域130的内部。在另一个实施例中，从顶视图看，多晶硅区域740位于源极区域120的内部。在另一个实施例中，从顶视图看，多晶硅区域740既位于源极区域120的内部，又位于漏极区域130的内部。例如，每个漏极区域130包括衬底中的多个掺杂区域。掺杂区域彼此不直接接触。在一个实施例中，衬底被掺杂为p型，并且掺杂区域是N+区域。例如，衬底还包括p阱。在另一个示例中，对于每个掺杂区域，衬底还包括至少两个LDD区域。这两个LDD区域与相应的掺杂区域直接接触。在另一个示例中，对于每个掺杂区域，衬底还包括利用口袋注入形成的两个p型区域。在另一个实施例中，栅极区域110经由位于有源区150外部的另一个多晶硅区域彼此短路。
如图9(C)中所示，多晶硅区域740被加入到如图6所示的系统500中。多晶硅区域740不与栅极区域510或多晶硅区域540直接接触，并且多晶硅区域740彼此不直接接触。另外，多晶硅区域740经由介电层与衬底相隔离。例如，介电层包括二氧化硅。在另一个示例中，介电层彼此隔离，也可以彼此直接接触。在一个实施例中，从顶视图看，多晶硅区域740位于漏极区域530的内部。在另一个实施例中，从顶视图看，多晶硅区域740位于源极区域520的内部。在另一个实施例中，从顶视图看，多晶硅区域740既位于源极区域520的内部，又位于漏极区域530的内部。例如，每个漏极区域530包括衬底中的多个掺杂区域。掺杂区域彼此不直接接触。在一个实施例中，衬底被掺杂为p型，并且掺杂区域是N+区域。例如，衬底还包括p阱。在另一个示例中，对于每个掺杂区域，衬底还包括至少两个LDD区域。这两个LDD区域与相应的掺杂区域直接接触。在另一个示例中，对于每个掺杂区域，衬底还包括利用口袋注入形成的两个p型区域。在另一个实施例中，栅极区域510经由位于有源区550外部的另一个多晶硅区域彼此短路。
图10(A)、(B)和(C)示出了用于制作根据本发明实施例的用于静电放电保护的系统700的简化方法。这些图仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。方法1000包括以下步骤：
1.步骤1010，形成栅极区域和多晶硅区域步骤；
2.步骤1020，形成LDD区域和口袋注入区域步骤；
3.步骤1030，形成间隔器和重掺杂区域步骤。
尽管以上示出了方法1000的步骤步骤的选定组合，但是可以有许多替换、修改和变化。例如，可以扩展和/或组合某些步骤。可以插入其他的步骤到上述组合中。取决于实施例，步骤的安排可以交换为其他替代步骤。在本说明书特别是下文中将详细描述这些步骤。
在步骤1010，在介电层770上形成栅极区域710和多晶硅区域740，如图10(A)中所示。例如，介电层770形成了邻接介电层。介电层770位于衬底760上，衬底760包括与隔离区域1050相邻的有源区750。例如，衬底760被掺杂为p型，并且有源区750包括p阱1052。
在步骤1020，形成LDD区域1054和口袋注入区域1056，如图10(B)中所示。在一个实施例中，衬底760被掺杂为p型，并且有源区750包括p阱1052。LDD区域1054被掺杂为n型，口袋注入区域1056被掺杂为p型。
在步骤1030，形成间隔器1058和重掺杂区域1060，如图10(C)中所示。在一个实施例中，衬底760被掺杂为p型，并且有源区750包括p阱1052。LDD区域1054被掺杂为n型，口袋注入区域1056被掺杂为p型。另外，区域1060被掺杂为n型。例如，在栅极区域710的一侧上，区域1054、1056和1060形成了源极区域720，而在栅极区域710的另一侧上，区域1054、1056和1060形成了漏极区域730。
如上所述并且这里要进一步加以强调的，图10(A)、(B)和(C)仅仅是示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。例如，方法1000可被修改为制作根据图2、图3、图5、图6、图9(A)、图9(B)和/或图9(C)的系统。在一个实施例中，用于制作I/O晶体管的工艺也被用来制作多晶硅区域、位于多晶硅区域和衬底之间的介电层、重掺杂区域、LDD区域以及口袋注入区域。
图11是根据本发明另一个实施例的用于静电放电保护的简化系统。该图仅仅是一个示例，不应当用来限制权利要求的范围。本领域的普通技术人员可以认识到许多变化、替换和修改。系统1200包括PMOS晶体管1210和NMOS晶体管1220。PMOS晶体管1210的源极被偏置为电压电平VDD，而NMOS晶体管1220的源极被偏置为电压电平VSS。PMOS晶体管1210的漏极和NMOS晶体管1220的漏极连接到I/O焊盘1230，PMOS晶体管1210的栅极和NMOS晶体管1220的栅极连接到内部系统1240。例如，内部系统1240由系统1200所保护。在另一个示例中，内部系统1240包括一个或多个核心晶体管，并且/或者耦合到一个或多个核心晶体管。PMOS晶体管1210代表一个或多个I/O晶体管，NMOS晶体管1220代表一个或多个I/O晶体管，如图2、图3、图5、图6、图8(A)、图8(B)、图9(A)、图9(B)和/或图9(C)所示。例如，系统1200包括一个或多个I/O晶体管对，并且每个I/O晶体管对包括NMOS晶体管和PMOS晶体管。
根据本发明的另一个实施例，用于静电放电保护的系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。这多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，系统包括多晶硅区域。多晶硅区域经由介电层与衬底相隔离，并且多晶硅区域与多个栅极区域中的每一个交叉。多晶硅区域的至少一部分在有源区上。例如，系统根据图2、图3和/或图9(A)来实现。
例如，有源区至少被衬底中的隔离区域所包围。在另一个示例中，系统还包括多个多晶硅区域，这多个多晶硅区域经由多个介电层与衬底相隔离。在另一个示例中，这多个多晶硅区域位于多个漏极区域之一上，或者位于多个源极区域之一上，这多个多晶硅区域彼此不直接接触，并且这多个多晶硅区域中的每一个不与多个栅极区域中的任何一个直接接触。在另一个示例中，从顶视图看，多晶硅区域至少部分地位于有源区内部，并且包围了这多个源极区域和多个漏极区域。在另一个示例中，顶视图看到的是衬底表面，并且介电层在表面上。
根据本发明的另一个实施例，用于静电放电保护的系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。这多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，系统包括第一多个多晶硅区域。这第一多个多晶硅区域经由第一多个介电层与衬底相隔离。这第一多个多晶硅区域中每一个的至少一部分在有源区上，并且这第一多个多晶硅区域彼此不直接接触。例如，系统根据图5、图6、图9(B)和/或图9(C)来实现。
例如，这第一多个多晶硅区域中的每一个与多个栅极区域中的至少一个交叉。在另一个示例中，这第一多个多晶硅区域中的每一个不与多个栅极区域中的任何一个交叉。在另一个示例中，有源区至少被衬底中的隔离区域所包围。在另一个示例中，系统还包括第二多个多晶硅区域，这第二多个多晶硅区域经由第二多个介电层与衬底相隔离。在另一个示例中，这第二多个多晶硅区域位于多个漏极区域之一上，或者位于多个源极区域之一上，这第二多个多晶硅区域彼此不直接接触，并且这第二多个多晶硅区域中的每一个不与多个栅极区域中的任何一个直接接触。在另一个示例中，从顶视图看，这多个多晶硅区域中的每一个至少部分地位于有源区域内部。在另一个示例中，顶视图看到的是衬底表面，并且这多个介电层在表面上。在另一个示例中，这多个多晶硅区域中的每一个与多个栅极区域中的至少一个交叉，并且从顶视图看，这多个多晶硅区域和多个栅极区域分别包围了多个漏极区域。在另一个示例中，这多个多晶硅区域中的每一个不与多个栅极区域中的任何一个交叉，并且从顶视图看，这多个多晶硅区域和多个栅极区域分别在多个漏极区域周围。在另一个示例中，多个介电层包括第一介电层和第二介电层，并且第一介电层和第二介电层彼此隔离，也可以彼此接触。
根据本发明的另一个实施例，用于静电放电保护的系统包括多个晶体管。这多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域。这多个源极区域和多个漏极区域位于衬底中的有源区内部，并且有源区至少与衬底中的隔离区域相邻。另外，系统包括多个多晶硅区域。这多个多晶硅区域经由多个介电层与衬底相隔离。这多个多晶硅区域位于多个漏极区域之一上，或者位于多个源极区域之一上。这多个多晶硅区域彼此不直接接触，并且这多个多晶硅区域中的每一个不与多个栅极区域中的任何一个直接接触。例如，系统根据图8(A)、图8(B)、图9(A)、图9(B)和/或图9(C)来实现。
例如，这多个多晶硅区域位于多个漏极区域之一上，并且位于多个源极区域之一上。在另一个示例中，从顶视图看，这多个多晶硅区域位于多个漏极区域之一内部，或者位于多个源极区域之一内部，顶视图看到的是衬底表面，并且该多个介电层在表面上。在另一个示例中，多个介电层包括第一介电层和第二介电层，并且第一介电层和第二介电层彼此隔离，也可以彼此接触。在另一个示例中，这多个多晶硅区域位于多个漏极区域之一上，并且多个漏极区域中的一个包括多个掺杂区域。多个掺杂区域中的每一个对应于多个多晶硅区域中的一个，并且多个掺杂区域彼此不直接接触。
本发明有各种优点。本发明的某些实施例改进了I/O ESD保护技术。例如，MOS晶体管的结击穿电压被降低。在另一个示例中，I/O晶体管可以导通结击穿，从而防止或减小对来源于ESD应力的自保护的损坏。本发明的某些实施例可以有效地延迟当ESD应力电流到达栅极区域的时间。例如，如图7(A)、7(B)、8(A)、8(B)和8(C)所示，形成在多晶硅区域740下的通道有明显的电阻，这可以拉长电流通路。本发明的某些实施例遵从ESD设计规则。例如，为了消散由高密度ESD电流产生的大量热量，ESD设计规则通常允许在栅极区域和漏极触点之间有相对较大的间隔，如图8(A)、8(B)、9(A)、9(B)和9(C)所示。在另一个示例中，间隔等于或长于1.72μm。因此，可以插入多晶硅区域740到I/O晶体管的漏极区域，以增加电流通路的长度并提升漏极电阻，而不违反ESD设计规则。本发明的某些实施例提供了与浮动和/或偏置的多晶硅区域相邻的口袋注入区域。例如，口袋注入区域以用于制作I/O晶体管的口袋注入工艺制作。在另一个示例中，口袋注入比衬底中的p阱更为重掺杂，并且源极和漏极区域包括N+区域。口袋注入区域和N+区域形成了具有低结击穿电压的突变结。
还应当理解，这里所述的示例和实施例仅仅是示例性目的，本领域的技术人员可以进行各种修改或改变，这些修改或改变包括在本申请和所附权利要求的精神和范围内。

Claims (21)

1.一种用于静电放电保护的系统，所述系统包括：
多个晶体管，所述多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域，所述多个源极区域和所述多个漏极区域位于衬底中的有源区内部，所述有源区至少与所述衬底中的隔离区域相邻；
一个多晶硅区域，所述多晶硅区域经由一个介电层与所述衬底相隔离，所述多晶硅区域与所述多个栅极区域中的每一个交叉；
其中所述多晶硅区域的至少一部分在所述有源区上。
2.如权利要求1所述的系统，其中所述有源区至少被所述衬底中的隔离区域所包围。
3.如权利要求1所述的系统，还包括多个多晶硅区域，所述多个多晶硅区域经由多个介电层与所述衬底相隔离。
4.如权利要求3所述的系统，其中：
所述多个多晶硅区域在所述多个漏极区域之一上，或者在所述多个源极区域之一上；
所述多个多晶硅区域彼此不直接接触；
所述多个多晶硅区域中的每一个不与所述多个栅极区域中的任何一个直接接触。
5.如权利要求1所述的系统，其中从顶视图看，所述多晶硅区域至少部分地位于所述有源区域内部，并且包围了所述多个源极区域和所述多个漏极区域。
6.如权利要求1所述的系统，其中所述顶视图看到的是所述衬底表面，所述介电层在所述表面上。
7.一种用于静电放电保护的系统，所述系统包括：
多个晶体管，所述多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域，所述多个源极区域和所述多个漏极区域位于衬底中的有源区内部，所述有源区至少与所述衬底中的隔离区域相邻；
第一多个多晶硅区域，所述第一多个多晶硅区域经由第一多个介电层与所述衬底相隔离；
其中
所述第一多个多晶硅区域中每一个的至少一部分在所述有源区上；
所述第一多个多晶硅区域彼此不直接接触。
8.如权利要求7所述的系统，其中所述第一多个多晶硅区域中的每一个与所述多个栅极区域中的至少一个交叉。
9.如权利要求7所述的系统，其中所述第一多个多晶硅区域中的每一个不与所述多个栅极区域中的任何一个交叉。
10.如权利要求7所述的系统，其中所述有源区至少被所述衬底中的隔离区域所包围。
11.如权利要求7所述的系统，还包括第二多个多晶硅区域，所述第二多个多晶硅区域经由第二多个介电层与所述衬底相隔离。
12.如权利要求11所述的系统，其中：
所述第二多个多晶硅区域在所述多个漏极区域之一上，或者在所述多个源极区域之一上；
所述第二多个多晶硅区域彼此不直接接触；
所述第二多个多晶硅区域中的每一个不与所述多个栅极区域中的任何一个直接接触。
13.如权利要求7所述的系统，其中：
从项视图看，所述多个多晶硅区域中的每一个至少部分地位于所述有源区域内部；
所述顶视图看到的是所述衬底表面；
所述多个介电层在所述表面上。
14.如权利要求13所述的系统，其中：
所述多个多晶硅区域中的每一个与所述多个栅极区域中的至少一个交叉；
从所述顶视图看，所述多个多晶硅区域和所述多个栅极区域分别包围了所述多个漏极区域。
15.如权利要求13所述的系统，其中：
所述多个多晶硅区域中的每一个不与所述多个栅极区域中的任何一个交叉；
从所述顶视图看，所述多个多晶硅区域和所述多个栅极区域分别在所述多个漏极区域的周围。
16.如权利要求7所述的系统，其中：
所述多个介电层包括一个第一介电层和一个第二介电层；
所述第一介电层和所述第二介电层彼此隔离，或者彼此接触。
17.一种用于静电放电保护的系统，所述系统包括：
多个晶体管，所述多个晶体管包括多个栅极区域、多个源极区域和多个漏极区域，所述多个源极区域和所述多个漏极区域位于衬底中的有源区内部，所述有源区至少与所述衬底中的隔离区域相邻；
多个多晶硅区域，所述多个多晶硅区域经由多个介电层与所述衬底相隔离；
其中：
所述多个多晶硅区域在所述多个漏极区域之一上，或者在所述多个源极区域之一上；
所述多个多晶硅区域彼此不直接接触；
所述多个多晶硅区域中的每一个不与所述多个栅极区域中的任何一个直接接触。
18.如权利要求17所述的系统，其中所述多个多晶硅区域在所述多个漏极区域之一和所述多个源极区域之一上。
19.如权利要求17所述的系统，其中：
从顶视图看，所述多个多晶硅区域位于所述多个漏极区域之一的内部，或者位于所述多个源极区域之一的内部；
所述顶视图看到的是所述衬底表面；
所述多个介电层在所述表面上。
20.如权利要求17所述的系统，其中：
所述多个介电层包括一个第一介电层和一个第二介电层；
所述第一介电层和所述第二介电层彼此隔离，或者彼此接触。
21.如权利要求17所述的系统，其中：
所述多个多晶硅区域在所述多个漏极区域之一上；
所述多个漏极区域之一包括多个掺杂区域；
所述多个掺杂区域中的每一个对应于所述多个多晶硅区域中的一个；
所述多个掺杂区域彼此不直接接触。
CN200610023162A 2006-01-04 2006-01-04 利用浮动和/或偏置多晶硅区域的静电保护系统和方法 Active CN1996593B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN200610023162A CN1996593B (zh) 2006-01-04 2006-01-04 利用浮动和/或偏置多晶硅区域的静电保护系统和方法
US11/517,546 US8686507B2 (en) 2006-01-04 2006-09-06 System and method for I/O ESD protection with floating and/or biased polysilicon regions

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN200610023162A CN1996593B (zh) 2006-01-04 2006-01-04 利用浮动和/或偏置多晶硅区域的静电保护系统和方法

Publications (2)

Publication Number Publication Date
CN1996593A true CN1996593A (zh) 2007-07-11
CN1996593B CN1996593B (zh) 2010-05-12

Family

ID=38251603

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200610023162A Active CN1996593B (zh) 2006-01-04 2006-01-04 利用浮动和/或偏置多晶硅区域的静电保护系统和方法

Country Status (2)

Country Link
US (1) US8686507B2 (zh)
CN (1) CN1996593B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064746B2 (en) * 2011-11-09 2015-06-23 Skyworks Solutions, Inc. Devices and methods related to field-effect transistor structures for radio-frequency applications

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4148047A (en) * 1978-01-16 1979-04-03 Honeywell Inc. Semiconductor apparatus
US5034785A (en) * 1986-03-24 1991-07-23 Siliconix Incorporated Planar vertical channel DMOS structure
US5164806A (en) * 1990-05-23 1992-11-17 Mitsubishi Denki Kabushiki Kaisha Element isolating structure of semiconductor device suitable for high density integration
US5517049A (en) 1994-09-30 1996-05-14 Vlsi Technology, Inc. CMOS output buffer with enhanced ESD resistance
DE59510495D1 (de) * 1995-04-06 2003-01-16 Infineon Technologies Ag Integrierte Halbleiterschaltung mit einem Schutzmittel
TW440736B (en) * 1997-10-14 2001-06-16 Samsung Electronics Co Ltd Liquid crystal displays and manufacturing methods thereof
FR2785149B1 (fr) 1998-10-28 2001-12-28 Univ Paris Curie Composition fongicide a base d'enzymes
US6479872B1 (en) * 1998-12-28 2002-11-12 Taiwan Semiconductor Manufacturing Company Dynamic substrate-coupled electrostatic discharging protection circuit
US6864536B2 (en) * 2000-12-20 2005-03-08 Winbond Electronics Corporation Electrostatic discharge protection circuit
US6815775B2 (en) 2001-02-02 2004-11-09 Industrial Technology Research Institute ESD protection design with turn-on restraining method and structures
TW519748B (en) 2001-12-26 2003-02-01 Faraday Tech Corp Semiconductor device with substrate-triggered ESD protection
TWI259573B (en) * 2002-04-22 2006-08-01 Ind Tech Res Inst High efficiency substrate-triggered ESD protection component
US6621133B1 (en) * 2002-05-09 2003-09-16 United Microelectronics Corp. Electrostatic discharge protection device
US20040007742A1 (en) 2002-07-11 2004-01-15 Tao Cheng Pure silcide ESD protection device
US6664599B1 (en) * 2002-10-28 2003-12-16 Winbond Electronics Corp. ESD protection device
KR100493059B1 (ko) * 2003-04-18 2005-06-02 삼성전자주식회사 게이트 캐패시턴스를 감소시킬 수 있는 트랜지스터
US7265041B2 (en) * 2005-12-19 2007-09-04 Micrel, Inc. Gate layouts for transistors
CN100561738C (zh) 2006-06-12 2009-11-18 中芯国际集成电路制造(上海)有限公司 利用多晶硅区的i/o esd保护的系统和方法

Also Published As

Publication number Publication date
US20070164362A1 (en) 2007-07-19
US8686507B2 (en) 2014-04-01
CN1996593B (zh) 2010-05-12

Similar Documents

Publication Publication Date Title
US7786507B2 (en) Symmetrical bi-directional semiconductor ESD protection device
US8039899B2 (en) Electrostatic discharge protection device
US9343458B2 (en) Isolation structure for ESD device
US9704850B2 (en) Electrostatic discharge protection device comprising a silicon controlled rectifier
CN1983605B (zh) 半导体集成电路装置
US8525300B2 (en) Tunable ESD protection device
US20070210387A1 (en) ESD protection device and method
KR102361141B1 (ko) 정전기 방전 보호용 반도체 소자
JP4320038B2 (ja) 半導体集積回路
CN101630673A (zh) 静电放电保护电路
US11239229B2 (en) Self-biased bidirectional ESD protection circuit
CN100541800C (zh) 具有静电放电保护功能的缓冲器电路
US6590264B2 (en) Hybrid diodes with excellent ESD protection capacity
KR20170132371A (ko) 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
CN1996593B (zh) 利用浮动和/或偏置多晶硅区域的静电保护系统和方法
KR20070092637A (ko) 반도체 장치
US8357990B2 (en) Semiconductor device
US8319286B2 (en) System and method for input pin ESD protection with floating and/or biased polysilicon regions
KR100308074B1 (ko) 집적회로
TWI705550B (zh) 具有 esd保護元件的半導體裝置
US20050224917A1 (en) Junction diode
Ker et al. Low-voltage-triggered PNP devices for ESD protection design in mixed-voltage I/O interface with over-VDD and under-VSS signal levels
KR100713923B1 (ko) 반도체회로용 정전기 보호소자
CN112103287A (zh) 一种静电放电保护电路及其应用
JPH04239763A (ja) 出力バッファ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: SEMICONDUCTOR MANUFACTURING INTERNATIONAL (BEIJING

Effective date: 20111202

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20111202

Address after: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Co-patentee after: Semiconductor Manufacturing International (Beijing) Corporation

Patentee after: Semiconductor Manufacturing International (Shanghai) Corporation

Address before: 201203 Shanghai City, Pudong New Area Zhangjiang Road No. 18

Patentee before: Semiconductor Manufacturing International (Shanghai) Corporation