CN1992326A - 半导体存储元件、相变存储元件及其制造方法 - Google Patents

Abstract

一种相变存储元件，包括基底、下电极、第一、第二、第三介电层、杯状加热电极、上电极以及相变材料间隙壁。其中，下电极形成于基底内。第一介电层位于基底上，且其中有与下电极相接触的杯状加热电极。条状的第二与第三介电层分别以不同方向排列于基底上，其中每一第二与第三介电层覆盖杯状加热电极所围的部分面积，且第三介电层叠于第二介电层上。而上电极是位于第三介电层上，其中由每一第三介电层与其上的上电极组成一个堆栈结构。相变材料间隙壁则是位于上述堆栈结构的侧壁，并与杯状加热电极及上电极呈物理及电接触。

Description

半导体存储元件、相变存储元件及其制造方法

技术领域

本发明涉及一种半导体存储元件及其制造方法，且特别涉及一种可通过简便的工艺而得到小加热面积的半导体存储元件、相变存储元件(phasechange memory，PCM)及其制造方法。

背景技术

随着便携式产品的蓬勃发展及功能需求的提高，使得当前全球存储器市场需求急速扩张，其中又以非挥发性存储器(non-volatile memory)的快速成长最引人侧目。为适应此产业变化，全球各大厂商与研究机构对于下世代存储器技术开发均早已如火如荼般地展开。在各种可能的技术中以相变存储元件与磁阻式随机存取存储器(Magnetoresistive RAM，MRAM)较受注目。

相变存储器是一种利用热效应改变相变材料的结晶相，来转换元件电阻值的非挥发性存储器元件。当电流流过的加热面积愈小，则所需要用以造成相变的加热电流愈小，RESET/SET驱动电流亦愈小。相对地，这也对应较小的驱动晶体管面积，亦即一个较小面积的存储单元胞(MemoryUnit Cell)。因此，近来有各式各样的研究多针对加热面积大小加以设计。例如公元2003年公告的欧洲专利EP 1339111。

然而，目前已知的技术大多牵涉到复杂的介电层或牺牲层(SacrificialLayer)蚀刻接触孔(Contact Hole)，以达到缩小加热面积的目的。而且，当接触孔仅为纳米尺寸时，相变薄膜的填洞可靠性及合格率将大幅降低，接触孔之镀膜前干式预清洁(Dry Pre-Cleaning)变得复杂难控制。

发明内容

本发明的目的就是提供一种相变存储元件，以轻易达到缩小加热面积的目的。

本发明的再一目的是提供一种相变存储元件的制造方法，可随着元件尺寸的缩减，仍保有其合格率。

本发明的又一目的是提供一种相变存储元件的制造方法，可简化工艺。

本发明的另一目的是提供一种半导体存储元件，适于应用在微小到纳米尺寸的非挥发性存储单元晶胞。

本发明提出一种相变存储元件，包括基底、多个下电极、第一介电层、多个杯状加热电极、多层第二与第三介电层、多个上电极以及多个相变材料间隙壁。其中，下电极形成于基底内，而第一介电层位于基底上，且其中有杯状加热电极，而各个杯状加热电极的底部与各个下电极相接触。第二介电层则是以第一方向排列于基底上，其中各第二介电层覆盖杯状加热电极所围的部分面积。第三介电层以第二方向排列于基底上，其中各第三介电层覆盖杯状加热电极所围的部分面积并叠于第二介电层上。而上电极是位于第三介电层上，其中由每一第三介电层与其上的上电极组成一个堆栈结构。相变材料间隙壁则是位于上述堆栈结构的侧壁，并与杯状加热电极及上电极形成物理及电接触。

依照本发明的较佳实施例所述相变存储元件，上述杯状加热电极的材料包括TiN、上电极的材料则包括TiW。

依照本发明的较佳实施例所述相变存储元件，上述每个杯状加热电极所围的面积之宽度为0.2μm时，相变材料间隙壁的厚度可在20-50nm之间(这数值取决于各种不同的光刻步进机(Stepper)的最大容许叠对误差(Overlay Error)而定，基本上遵循“相变材料间隙壁的一半厚度加上最大容许叠对误差等于每个杯状加热电极所围的面积之宽度的一半”之原则)。另外，如果相变材料间隙壁的厚度大到100nm时，每个杯状加热电极所围的面积之宽度也要随之增加。

依照本发明的较佳实施例所述相变存储元件，上述第一介电层与第三介电层的材料包括氧化物，且第二介电层的材料包括氮化物。

本发明再提出一种相变存储元件的制造方法，包括先提供基底，其中已形成有多个下电极。然后，于基底上提供第一介电层，这个第一介电层内具有多个杯状加热电极，各个杯状加热电极的底部与每个下电极相接触。之后，于基底上形成多层第二介电层，且每一层第二介电层在第一方向上覆盖各杯状加热电极所围的部分面积。然后，于基底上形成多个堆栈结构，且每一个堆栈结构在第二方向上覆盖各杯状加热电极所围的部分面积，其中堆栈结构是由一层第三介电层与一层上电极所构成。接着，于基底上形成一层相变材料(PC)薄膜，覆盖上述堆栈结构与第二介电层，再各向异性蚀刻这层相变材料薄膜，以于堆栈结构侧壁形成相变材料间隙壁，且各相变材料间隙壁会与各个杯状加热电极及上电极做物理及电接触。之后还要过度蚀刻(Over-Etching)上述相变材料间隙壁，以去除第二介电层侧壁的相变材料薄膜。

依照本发明的一实施例所述的相变存储元件的制造方法，上述过度蚀刻相变材料间隙壁之时间是蚀刻相变材料间隙壁的厚度之对应的时间。

本发明又提出一种相变存储元件的制造方法，包括先提供基底，其中已形成有多个下电极。然后，于基底上提供第一介电层，这个第一介电层内具有多个杯状加热电极，各个杯状加热电极的底部与每个下电极相接触。之后，于基底上形成多层第二介电层，且每一层第二介电层在第一方向上覆盖各杯状加热电极所围的部分面积。然后，圆滑化各个第二介电层的边角(edge)，再于基底上形成多个堆栈结构，且每一个堆栈结构在第二方向上覆盖各杯状加热电极所围的部分面积，其中堆栈结构是由一层第三介电层与一层上电极所构成。接着，于基底上形成一层相变材料(PC)薄膜，覆盖上述堆栈结构与第二介电层，再各向异性蚀刻这层相变材料薄膜，以于堆栈结构侧壁形成相变材料间隙壁，且各相变材料间隙壁会与各个杯状加热电极及上电极做物理及电接触。

依照本发明的另一实施例所述的相变存储元件的制造方法，上述圆滑化第二介电层的边角的方法包括利用感应耦合等离子体-氩气(InductivelyCoupled Plasma-Ar，ICP-Ar)清洁步骤或是各向同性(部分或完全)的干式蚀刻工艺或甚至是湿式蚀刻工艺等均可达成。

于本发明的上述所有方法中，形成第二介电层的步骤例如先于基底上形成氮化物膜，再进行光刻及蚀刻工艺，以于第一方向形成上述第二介电层。

于本发明的上述所有方法中，形成堆栈结构的步骤例如先于基底上依次形成第三介电层与上电极，再进行光刻及蚀刻工艺，以于第二方向形成堆栈结构。

于本发明的上述所有方法中，于基底上提供第一介电层的步骤例如先在基底上提供具有多个开口的第一氧化层，且各开口暴露出各个下电极，再于基底上形成加热电极材料覆盖第一氧化层、开口内面与下电极。接着，于开口中填满第二氧化层，再平坦化前述第二氧化层，以去除开口外的第二氧化层及加热电极材料。

本发明另提出一种半导体存储元件，包括基底、多个下电极、第一和第二和第三介电层、多个杯状电极、多个上电极、导体材料间隙壁以及非挥发性存储单元晶胞。其中，下电极形成于基底内、第一介电层位于基底上，而杯状电极则位于第一介电层内，且各电极的底部与各个下电极相接触。第二介电层是以第一方向排列于基底上，其中各层第二介电层覆盖各个杯状电极所围的部分面积。而第三介电层则以第二方向排列于基底上，其中各层第三介电层覆盖各个杯状电极所围的部分面积并叠于第二介电层上。上电极则是位于第三介电层上，其中各层第三介电层与其上的各个上电极组成堆栈结构，而导体材料间隙壁是位于堆栈结构的侧壁，并与杯状电极及上电极形成物理及电接触。再者，非挥发性存储单元晶胞是嵌入各个导体材料间隙壁与各个杯状电极之间。

依照本发明的另一实施例所述的半导体存储元件，上述杯状电极的材料包括TiW、TiN、Al、Cu/TaN或各种金属硅化物(Metal Silicide)、导体材料间隙壁的材料包括TiW、TiN、Al、Cu/TaN或各种金属硅化物(MetalSilicide)。

依照本发明的另一实施例所述的半导体存储元件，上述第一与第三介电层的材料包括氧化物，且第二介电层的材料包括氮化物。

依照本发明的另一实施例所述的半导体存储元件，上述非挥发性存储单元晶胞可以是磁阻式随机存取存储器(MRAM)的单磁隧道结(magnetictunnel junction，MTJ)单元晶胞、掩膜式只读存储单元(Mask ROM)、可编程只读存储器(programmable ROM，PROM)之反熔丝型(Anti-Fuse)晶胞、非挥发性阻抗存储器(Resistance RAM，RRAM)之单元晶胞或其它3D非挥发性存储器(3D-NVM)的单元晶胞。

本发明因为利用相变材料间隙壁(spacer)作为加热电极之接触孔结构，所以可使相变存储元件中的相变材料与加热电极间的接触面积比光刻产生的面积小，故具有比“面接触结构”更小的接触面积。此外，本发明的工艺比公知技术明显简化许多。同时，本发明的结构不需考虑一般相变材料与上电极接触孔对准歪掉所产生的电流流向问题。而且，本发明在定义相变材料间隙壁与加热电极之接触面积的工艺中，完全不会有公知的因孔洞太小而填不满最底部或出现两边侧壁薄膜顶端接合(金属或相变材料薄膜填洞时薄膜塞满洞口)时出现填不满的缝隙(Seam)之问题。另外，当相变材料薄膜的平坦化工艺顺利开发出来，则本发明之十字交叉间隙壁结构可以不局限于相变存储器的应用，而可用于3D非挥发性存储器(3D-NVM)的结构。

为让本发明之上述和其它目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合附图，作详细说明如下。

附图说明

图1A至图1G是依照本发明之一较佳实施例的相变存储元件之制造流程示意图。

图2A至图2E是依照本发明之一较佳实施例的相变存储元件之制造流程示意图。

主要元件标记说明

100：基底

102：下电极

104：开口

106、110：氧化层

108：杯状加热电极

112：第一介电层

114：第二介电层

114a：圆滑化的第二介电层

116：堆栈结构

118：第三介电层

120：上电极

122：相变材料(PC)薄膜

122a：相变材料间隙壁

124：接触孔

200：边角

d：距离

r：孔径

具体实施方式

图1A至图1G是依照本发明之一较佳实施例的相变存储元件之制造流程示意图。

请参照图1A，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。本实施例的方法是先提供基底100，其中已形成有多个下电极102。然后，可于基底上提供第一介电层112，其步骤例如是先在基底100上提供具有多个开口104的第一氧化层106，且各开口104暴露出各个下电极102。上述每个开104之孔径r与后续形成的相变材料间隙壁的厚度有关联，这将于后面详述。

然后，请参照图1B，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。于基底100上形成加热电极材料覆盖第一氧化层106、开口104内面与下电极102，再于开口104中填满第二氧化层110。之后，平坦化前述第二氧化层110，以去除开口104外的第二氧化层110及加热电极材料。而剩下的加热电极材料就是杯状加热电极(cup-shaped heat electrode)108，其材料例如是TiN、厚度则可小于20nm，且各个杯状加热电极108的底部与每个下电极102相接触。其中，第一氧化层106与第二氧化层110就是上述的第一介电层112，且第一介电层112不限于氧化层，也可以采用其它适合的介电材料。

之后，请参照图1C，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图、第(3)部分为第(1)部分之III-III线段的剖面图。于基底100上形成多层第二介电层114，且每一层第二介电层114在第一方向上覆盖各杯状加热电极108所围的部分面积，其中第二介电层114的厚度例如是60nm。而形成第二介电层114的步骤例如先于基底100上形成氮化物膜，再进行一道光刻及蚀刻工艺，以于第一方向形成上述第二介电层114。

然后，请参照图1D，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。于基底100上形成多个堆栈结构116，且每一个堆栈结构116在第二方向上覆盖各杯状加热电极108所围的部分面积；特别是可在堆栈结构116与杯状加热电极108内侧间预留一段距离d，以避免后续形成的相变材料间隙壁与杯状加热电极108的接触面积增加。此外，上述第一方向与第二方向是不同的方向，如本图是互相垂直的。而形成堆栈结构116的步骤例如先于基底100上依次形成一层第三介电层118与一个上电极120，再进行另一道光刻及蚀刻工艺，其中上电极120的材料例如是TiW或其它适合的导电材料，而第三介电层118的厚度例如是100nm以及上电极120的厚度例如是100nm。于一实例中，形成堆栈结构116与形成第二介电层114的光刻掩膜如经光刻掩膜设计及步进机(Stepper)的设定上允许，则可以是同一个。

接着，请参照图1E，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。于基底100上形成一层相变材料(PC)薄膜122，覆盖上述堆栈结构116与第二介电层114。

随后，请参照图1F，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图、第(3)部分为第(1)部分之III-III线段的剖面图。各向异性蚀刻相变材料薄膜122(请见图1E)，以于堆栈结构116侧壁形成相变材料间隙壁122a，且各相变材料间隙壁122a会与各个杯状加热电极108接触(如第(1)部分所示)。不过，因为第二介电层114具有垂直的侧壁，所以此时在第二介电层114侧壁也有相变材料间隙壁122a(如第(3)部分所示)。

因此，请参照图1G，其中的第(1)部分为元件俯视图，而第(2)部分、第(3)部分与第(4)部分分别是第(1)部分之II-II线段、III-III线段和IV-IV线段的剖面图。之后对上述相变材料间隙壁122a进行过度蚀刻，以去除第二介电层114侧壁的相变材料薄膜。而上述过度蚀刻相变材料间隙壁122a之时间例如是蚀刻相变材料间隙壁122a的厚度之对应的时间或更长的时间。上述每个开口104(请见图1A)之孔径r为0.2μm时，相变材料间隙壁122a的厚度可在20-50nm之间(该数值取决于各种不同的光刻步进机(Stepper)的最大容许叠对误差(Overlay Error)而定，基本上遵循“相变材料间隙壁的一半厚度加上最大容许叠对误差等于每个杯状加热电极所围的面积之宽度的一半”之原则)。另外，如果相变材料间隙壁122a的厚度大到100nm时，孔径r可随之增加。

从图1G可观察出本发明的相变存储元件，是通过相变材料间隙壁122a作为整个元件的接触孔124。因此，在本发明的元件中，相变材料(亦即122a)与加热电极(亦即108)之间的接触面积比光刻(photolithography)产生的面积小，具有比“面接触结构”更小的接触面积，故具备达成最小接触面积的能力。

图2A至图2E是依照本发明之另一较佳实施例的相变存储元件之制造流程示意图，其中与上一实施例相同或类似的构件也沿用图1A至图1G的元件标记。

请参照图2A，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。本图与图1A至图1B的步骤相同，先提供基底100，其中已形成下电极102。然后，于基底100上提供具有杯状加热电极108的第一介电层112，而各个杯状加热电极108的底部与每个下电极102相接触。

之后，请参照图2B，其中的第(1)部分为元件俯视图，而第(2)部分为第(1)部分之II-II线段的剖面图。于基底100上形成多层第二介电层114，且每一层第二介电层114在第一方向上覆盖各杯状加热电极108所围的部分面积。

然后，请参照图2C，其为图2B的第(1)部分之III-III线段的后续工艺剖面图。圆滑化各个第二介电层114(请见图2B)的边角(edge)200，以形成圆滑化的第二介电层114a。而上述圆滑化的方法(rounding method)例如利用感应耦合等离子体-氩气(Inductively Coupled Plasma-Ar，ICP-Ar)清洁步骤或是各向同性(部分或完全)的干式蚀刻工艺或甚至是湿式蚀刻工艺等均可达成。

接着，请参照图2D，其中的第(1)部分为元件俯视图，而第(2)部分、第(3)部分与第(4)部分分别是第(1)部分之II-II线段、III-III线段和IV-IV线段的剖面图。于基底100上形成多个堆栈结构116，且每一个堆栈结构116在第二方向上覆盖各杯状加热电极108所围的部分面积，其中堆栈结构116是由第三介电层118与上电极120所构成。如此第三介电层及上电极的堆栈结构仅需一次光刻工艺，同时两者相互具有自我对准(Self-Aligned)的线宽(Linewidth)及侧壁(Edge)。接着，于基底100上形成一层相变材料(PC)薄膜122，覆盖上述堆栈结构116与圆滑化的第二介电层114a。

再来，请参照图2E，其中的第(1)部分为元件俯视图，而第(2)部分、第(3)部分与第(4)部分分别是第(1)部分之II-II线段、III-III线段和IV-IV线段的剖面图。对相变材料薄膜122(请见图2D)进行各向异性蚀刻，以于堆栈结构116侧壁形成相变材料间隙壁122a，且各相变材料间隙壁122a会与各个杯状加热电极108接触。而且，因为圆滑化的第二介电层114a的边角200本身形状的关系，所以不会有相变材料间隙壁122a形成在第二介电层114a侧壁。

除此之外，本发明亦可应用于其它半导体存储元件，并以上述实施例的图2E为例，当间隙壁122a的材料改为导体材料时，可在导体材料间隙壁与各个杯状电极之间嵌入一个非挥发性存储单元晶胞。举例来说，上述杯状电极的材料例如是TiW、TiN、Al、Cu/TaN或各种金属硅化物，导体材料间隙壁的材料同样地也可以是TiW、TiN、Al、Cu/TaN或各种金属硅化物(Metal Silicide)。而所谓的非挥发性存储单元晶胞可以是磁阻式随机存取存储器(MRAM)的单磁隧道结(magnetic tunnel junction，MTJ)单元晶胞、掩膜式只读存储单元(Mask ROM)、可编程只读存储器(programmableROM，PROM)之反熔丝型(Anti-Fuse)晶胞、非挥发性阻抗存储器(ResistanceRAM，RRAM)之单元晶胞或其它3D非挥发性存储器(3D-NVM)的单元晶胞。此外，上述第一与第三介电层的材料可以是氧化物，且第二介电层的材料可以是氮化物。

综上所述，本发明之特点在于：

1.在本发明的结构中，相变材料间隙壁与杯状加热电极间的接触面积比光刻所产生的面积小，而由两者之厚度十字交叉的面积控制，具有比“面接触结构”更小的接触面积。

2.本发明的工艺较公知技术简化许多。

3.本发明因为利用相变材料间隙壁蚀刻定义与杯状加热电极之接触面积，所以蚀刻完成时不但与上电极接触已完成，且定义出本发明的接触孔结构。因此，本发明不需考虑一般相变材料与上电极接触孔对准歪掉所产生的电流流向问题。

4.本发明的结构为单一接触孔。

5.本发明的工艺完全不会出现要求相变材料镀膜填入纳米尺寸接触孔内，因此不会有孔洞太小时填不满最底部或出现两边侧壁薄膜顶端接合(缩口)时出现填不满的缝隙(Seam)之问题。

6.未来相变材料薄膜的平坦化工艺若能成功，本发明的结构将可用于3D-NVM。

7.本发明之十字交叉间隙壁结构可以不局限于相变存储器的应用。例如将相变材料间隙壁部分改成如同下方下电极TiN材料而后这两个十字交叉的TiN交叉点位置嵌入(Insert)其它可能的非挥发性存储单元晶胞(Unit Cell)，则微小到纳米尺寸的非挥发性存储单元晶胞的与上下电极的物理及电接触将会比一般接触孔式的存储单元与上下电极物理及电接触容易达成。这是很容易从光刻叠对误差(Overlay Error)的问题上去了解的。这里所述之非挥发性存储单元晶胞如MRAM之MTJ、Mask ROM或PROM之Anti-Fuse及RRAM之单元晶胞等等，其它未提到的非挥发性存储单元晶胞亦可应用。

虽然本发明已以较佳实施例披露如上，然其并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明之精神和范围内，当可作些许之更动与改进，因此本发明之保护范围当视权利要求所界定者为准。

Claims (19)

1.一种相变存储元件，其特征是包括：

基底；

多个下电极，形成于该基底内；

第一介电层，位于该基底上；

多个杯状加热电极，位于该第一介电层内，且各该杯状加热电极的底部与各该下电极相接触；

多层第二介电层，以第一方向排列于该基底上，其中各该第二介电层覆盖各该杯状加热电极所围的部分面积；

多层第三介电层，以第二方向排列于该基底上，其中各该第三介电层覆盖各该杯状加热电极所围的部分面积并叠于上述这些第二介电层上；

多个上电极，位于上述这些第三介电层上，其中各该第三介电层与其上的各该上电极组成堆栈结构；以及

多个相变材料间隙壁，位于该堆栈结构的侧壁，并与上述这些杯状加热电极及上电极形成物理及电接触。

2.根据权利要求1所述之相变存储元件，其特征是上述这些杯状加热电极的材料包括TiN、TaN、W或金属硅化物。

3.根据权利要求1所述之相变存储元件，其特征是上述这些上电极的材料包括TiW、TiN、Al、Cu/TaN或金属硅化物。

4.根据权利要求1所述之相变存储元件，其特征是该第一介电层与该第三介电层的材料包括氧化物，且该第二介电层的材料包括氮化物。

5.一种相变存储元件的制造方法，其特征是包括：

提供基底，该基底已形成有多个下电极；

于该基底上提供第一介电层，该第一介电层内具有多个杯状加热电极，各该杯状加热电极的底部与各该下电极相接触；

于该基底上形成多层第二介电层，各该第二介电层在第一方向上覆盖各该杯状加热电极所围的部分面积；

于该基底上形成多个堆栈结构，各该堆栈结构在第二方向上覆盖各该杯状加热电极所围的部分面积，其中各该堆栈结构是由第三介电层与上电极所构成；

于该基底上形成相变材料薄膜，覆盖上述这些堆栈结构与上述这些第二介电层；

各向异性蚀刻该相变材料薄膜，以于上述这些堆栈结构侧壁形成多个相变材料间隙壁，各该相变材料间隙壁与各该杯状加热电极及上电极形成物理及电接触；以及

过度蚀刻上述这些相变材料间隙壁，以去除上述这些第二介电层侧壁的该相变材料薄膜。

6.根据权利要求5所述之相变存储元件的制造方法，其特征是于该基底上形成上述这些第二介电层的步骤包括：

于该基底上形成氮化物膜；以及

进行光刻及蚀刻工艺，以于该第一方向形成上述这些第二介电层。

7.根据权利要求5所述之相变存储元件的制造方法，其特征是于该基底上形成上述这些堆栈结构的步骤包括：

于该基底上依次形成该第三介电层与该上电极；以及

进行光刻及蚀刻工艺，以于该第二方向形成上述这些堆栈结构。

8.根据权利要求5所述之相变存储元件的制造方法，其特征是过度蚀刻上述这些相变材料间隙壁之时间为蚀刻各该相变材料间隙壁的厚度之对应的时间。

9.根据权利要求5所述之相变存储元件的制造方法，其特征是于该基底上提供该第一介电层的步骤包括：

于该基底上提供第一氧化层，该第一氧化层具有多个开口，各该开口暴露出各该下电极；

于该基底上形成加热电极材料覆盖该第一氧化层、上述这些开口内面与上述这些下电极；

于上述这些开口中填满第二氧化层；以及

平坦化该第二氧化层，以去除上述这些开口外之该第二氧化层及该加热电极材料。

10.一种相变存储元件的制造方法，其特征是包括：

提供基底，该基底已形成有多个下电极；

于该基底上提供第一介电层，该第一介电层内具有多个杯状加热电极，各该杯状加热电极的底部与各该下电极相接触；

于该基底上形成多层第二介电层，各该第二介电层在第一方向上覆盖各该杯状加热电极所围的部分面积；

圆滑化各该第二介电层的边角；

于该基底上形成多个堆栈结构，各该堆栈结构在第二方向上覆盖各该杯状加热电极所围的部分面积，其中各该堆栈结构是由第三介电层与上电极所构成；

于该基底上形成相变材料薄膜，覆盖上述这些堆栈结构与上述这些第二介电层；以及

各向异性蚀刻该相变材料薄膜，以于上述这些堆栈结构侧壁形成多个相变材料间隙壁，各该相变材料间隙壁与各该杯状加热电极及上电极形成物理及电接触。

11.根据权利要求10所述之相变存储元件的制造方法，其特征是圆滑化各该第二介电层的边角的方法包括利用感应耦合等离子体-氩气清洁步骤、各向同性干式蚀刻工艺或湿式蚀刻工艺。

12.根据权利要求10所述之相变存储元件的制造方法，其特征是于该基底上形成上述这些第二介电层的步骤包括：

于该基底上形成氮化物膜；以及

进行光刻及蚀刻工艺，以于该第一方向形成上述这些第二介电层。

13.根据权利要求10所述之相变存储元件的制造方法，其特征是于该基底上形成上述这些堆栈结构的步骤包括：

于该基底上依次形成第三介电层与上电极；以及

进行光刻及蚀刻工艺，以于该第二方向形成上述这些堆栈结构。

14.根据权利要求10所述之相变存储元件的制造方法，其特征是于该基底上提供该第一介电层的步骤包括：

于该基底上形成第一氧化层，该第一氧化层具有多个开口，各该开口暴露出各该下电极；

于该基底上形成加热电极材料覆盖该第一氧化层、上述这些开口内面与上述这些下电极；

于上述这些开口中填满第二氧化层；以及

平坦化该第二氧化层，以去除上述这些开口外之该第二氧化层及该加热电极材料。

15.一种半导体存储元件，其特征是包括：

基底；

多个下电极，形成于该基底内；

第一介电层，位于该基底上；

多个杯状电极，位于该第一介电层内，且各该电极的底部与各该下电极相接触；

多层第二介电层，以第一方向排列于该基底上，其中各该第二介电层覆盖各该杯状电极所围的部分面积；

多层第三介电层，以第二方向排列于该基底上，其中各该第三介电层覆盖各该杯状电极所围的部分面积并叠于上述这些第二介电层上；

多个上电极，位于上述这些第三介电层上，其中各该第三介电层与其上的各该上电极组成堆栈结构；

多个导体材料间隙壁，位于该堆栈结构的侧壁，并与上述这些杯状电极及上电极形成物理及电接触；以及

非挥发性存储单元晶胞，嵌入各该导体材料间隙壁与各该杯状电极之间。

16.根据权利要求15所述之半导体存储元件，其特征是上述这些杯状电极的材料包括TiW、TiN、Al、Cu/TaN或金属硅化物。

17.根据权利要求15所述之半导体存储元件，其特征是上述这些导体材料间隙壁的材料包括TiW、TiN、Al、Cu/TaN或金属硅化物。

18.根据权利要求15所述之半导体存储元件，其特征是该第一介电层与该第三介电层的材料包括氧化物，且该第二介电层的材料包括氮化物。

19.根据权利要求15所述之半导体存储元件，其特征是该非挥发性存储单元晶胞包括磁阻式随机存取存储器的单磁隧道结单元晶胞、掩膜式只读存储单元、可编程只读存储器之反熔丝型晶胞或非挥发性阻抗存储器之单元晶胞。

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