CN1987800A - 编码电路及数字信号处理电路 - Google Patents

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CN1987800A
CN1987800A CNA2006101642260A CN200610164226A CN1987800A CN 1987800 A CN1987800 A CN 1987800A CN A2006101642260 A CNA2006101642260 A CN A2006101642260A CN 200610164226 A CN200610164226 A CN 200610164226A CN 1987800 A CN1987800 A CN 1987800A
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大桥秀纪
黑田隆
富田典幸
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Sanyo Electric Co Ltd
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Abstract

一种编码电路，其中具备：待编码数据存储寄存器，其存储n位待编码数据；运算用数据存储寄存器，其存储待编码被移位而生成的m位运算用数据；移位器，其对待编码数据存储寄存器中存储的待编码数据进行移位，并移位输入至运算用数据存储寄存器；第一系数寄存器，其存储用于进行编码的m位第一系数数据；第一逻辑电路，其被输入运算用数据存储寄存器中存储的运算用数据、和第一系数寄存器中存储的第一系数数据，并输出运算用数据及第一系数数据的按位逻辑与；和第二逻辑电路，其被输入从第一逻辑电路输出的m位数据，并将m位数据的异或作为编码数据进行输出。由此，高速地进行编码处理。

Description

编码电路及数字信号处理电路
技术领域
本发明涉及编码电路及数字信号处理电路。
背景技术
在移动电话等移动体通信设备中，广泛使用作为用于处理数字信号的处理器的DSP(Digital Signal Processor)。在这样的移动体通信设备所使用的DSP中，为了能够校验所收发的数据的位误码，一般进行卷积码或分组码等的编码处理。并且，在DSP中，通过软件实现进行一位的移位处理和逻辑与的处理、进行异或的处理等，从而可生成编码数据(例如，参照专利文献1)。
但是，在通过软件生成编码数据时，为了生成一位的编码数据，需要进行移位处理和逻辑与的处理、进行异或的处理、其他向寄存器载入数据的处理等数周期的处理。因此，DSP的处理量会与数字信号的位数成比例地增大，成为使通信速度高速化时的障碍。
专利文献1：日本专利特开平6-44051号公报
发明内容
本发明鉴于上述课题而实现，目的在于提供一种可高速地进行编码处理的编码电路、和可利用该编码电路高速地进行编码处理的数字信号处理电路。
为了实现上述目的，本发明的编码电路，具备：待编码数据存储寄存器，其存储n位待编码数据；运算用数据存储寄存器，其存储所述待编码数据被移位而生成的m位运算用数据；移位器，其对所述待编码数据存储寄存器中存储的所述待编码数据进行移位，并移位输入至所述运算用数据存储寄存器；第一系数寄存器，其存储用于进行编码的m位第一系数数据；和编码逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出根据所述第一系数数据对所述运算用数据进行编码后的编码数据。
另外，所述编码逻辑电路可具备：第一逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出所述运算用数据及所述第一系数数据的按位逻辑与；和第二逻辑电路，其被输入从所述第一逻辑电路输出的m位数据，并将所述m位数据的异或作为编码数据进行输出。
并且，所述移位器可将所述数据存储寄存器中存储的所述待编码数据按顺序一位一位地移动，并移位输入至所述运算用数据存储寄存器。
另外，所述编码电路可还具备编码数据存储移位寄存器，从所述第二逻辑电路输出的所述编码数据一位一位地被移位输入而存储。
另外，所述编码电路可还具备：第二系数寄存器，其存储表示编码中的第二系数的m位第二系数数据；和选择电路，其根据输入的选择信号，选择并输出所述第一系数寄存器中存储的所述第一系数数据、或所述第二系数寄存器中存储的所述第二系数数据中的任一方，所述第一逻辑电路输出所述运算用数据存储寄存器中存储的所述运算用数据、和从所述选择电路输出的所述第一系数数据或所述第二系数数据中的任一方的按位逻辑与。
此外，所述移位器可根据输入的控制信号，切换是否对所述待编码数据及所述运算数据进行移位。
另外，所述待编码数据存储寄存器可以是累加器的n位数据区域，所述运算用数据存储寄存器可以是与所述n位数据区域连续的m位数据区域。
并且，从所述第二逻辑电路输出的所述编码数据可被存储至所述累加器的进位标志中。
另外，所述编码电路可还具备进位标志输出电路，其为了将所述累加器中存储的数据与从所述第一逻辑电路输出的m位数据的异或作为编码数据，根据被输入的控制信号，将所述进位标志中存储的所述数据输出至所述第二逻辑电路。
另外，本发明的数字信号处理电路，其中具备：累加器，其具有：存储待编码数据的n位待编码数据存储区域，和与所述待编码数据存储区域连续，存储所述待编码数据被移位而生成的运算用数据的m位运算用数据存储区域；移位器，其对所述累加器中存储的数据进行移位；第一系数寄存器，其存储表示用于进行编码的第一系数的m位第一系数数据；编码逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出根据所述第一系数数据对所述运算用数据进行编码后的编码数据；编码数据存储移位寄存器，从所述编码逻辑电路输出的所述编码数据被移位输入而存储；和控制电路，其根据编码命令，使从所述编码逻辑电路输出的所述编码数据移位输入至所述编码数据存储移位寄存器，并使所述移位器将所述累加器中存储的数据从所述待编码数据存储区域向所述运算用数据存储区域的方向移位。
另外，所述编码逻辑电路可具备：第一逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出所述运算用数据及所述第一系数数据的按位逻辑与；和第二逻辑电路，其被输入从所述第一逻辑电路输出的m位数据，并将所述m位数据的异或作为编码数据进行输出。
并且，所述移位器可将所述数据存储寄存器中存储的所述待编码数据按顺序一位一位地移位，并移位输入至所述运算用数据存储寄存器。
另外，所述数字信号处理电路可还具备：第二系数寄存器，其存储表示编码中的第二系数的m位第二系数数据；和选择电路，其根据输入的选择信号，选择并输出所述第一系数寄存器中存储的所述第一系数数据、或所述第二系数寄存器中存储的所述第二系数数据中的任一方，所述控制电路根据所述编码命令，将所述选择信号输出至所述选择电路。
此外，所述控制电路在所述编码命令为第一命令时，可使所述移位器将所述累加器中存储的数据从所述待编码数据存储区域向所述运算用数据存储区域的方向移一位，在所述编码命令为第二命令时，可使所述移位器不对累加器中存储的数据进行移位。
另外，从所述第二逻辑电路输出的所述编码数据被存储至所述累加器的进位标志中。
此外，所述数字信号处理电路可还具备进位标志输出电路，其为了将所述累加器中存储的数据与从所述第一逻辑电路输出的m位数据的异或作为编码数据，根据输入的控制信号，将所述进位标志中存储的所述数据输出至所述第二逻辑电路，所述控制电路根据所述编码命令，将所述选择信号输出至所述进位标志输出电路。
(发明的效果)
能够提供可高速地进行编码处理的编码电路、和可利用该编码电路高速地进行编码处理的数字信号处理电路。
附图说明
图1是表示本发明的一实施方式的数字信号处理电路的构成图；
图2是表示DSP所收发的通信数据的构成例的图；
图3是表示编码电路的构成例的图；
图4是表示编码数据与生成多项式的关系的图；
图5是表示可选择生成多项式的系数数据的编码电路的构成例的图；
图6是表示根据一个生成多项式生成编码数据的处理的一个例子的图；
图7是表示根据两个生成多项式生成编码数据的处理的一个例子的图。
图中：1-DSP；11-控制电路；12-地址生成电路；13-编码电路；14-存储器A；15-存储器B；16、17-总线；20-通信数据；21-信息位；22-校验用位；31-累加器；32-移位器；33-数据寄存器(r0)；34-AND电路；35-XOR电路；36-特殊数据寄存器；37-移位器；38-进位标志；39-AND电路；51-数据寄存器(r1)；52-选择电路。
具体实施方式
(整体构成)
图1是表示本发明的一实施方式的数字信号处理电路(以下称DSP(Digital Signal Processor))的构成图。DSPl构成为包括：控制电路11、地址生成电路12、编码电路13、存储器A14、存储器B15、总线16、17。DSP1用于移动电话等通信设备中，为了能校验信道中的错误，进行基于卷积码的编码及解码处理。
控制电路11是通过读出并执行ROM(Read Only Memory)或RAM(Random Access Memory)等存储器(未图示)中存储的程序而进行DSP1的控制的电路。地址生成电路12是通过控制电路11的控制来生成输出到总线16、17的地址的电路。并且，根据输出到总线16、17的地址，进行存储器A14及存储器B15的相应地址中存储的数据向编码电路13内的寄存器等的读出，或编码电路13所保持的数据向存储器A14及存储器B15的相应地址的写入。编码电路13是通过控制电路11的控制，对从存储器A14或存储器B15读出的数据进行编码的电路。
存储器A14及存储器B15是存储编码对象的数据和编码后的数据等的可读写的存储电路，例如为RAM(Random Access Memory)等。该存储器A14及存储器B15可与设置在DSP1的外部的大容量的SDRAM(Synchronous DRAM)等存储器(未图示)之间进行数据的授受。由此，在DSP1中，基于向存储器A14及存储器B15的并行访问的处理高速化，并削减DSP1内部的存储器容量，从而减小DSP1的芯片尺寸。另外，DSP1可仅具备存储器A14及存储器B15中的任一方，也可不进行与设置在外部的SDRAM等存储器(未图示)之间的数据的授受。
图2是表示DSP1所收发的通信数据的构成例的图。通信数据20构成为包括：表示需要传递的信息的信息位21、及用于校验信息位21的错误的校验用位22。在对数据进行发送的一侧的DSP1中，对编码电路13赋予信息位21，生成校验用位22，并将生成的校验用位22添加到信息位21从而生成通信数据20。然后，在对数据进行接收的一侧的DSP1中，若收到添加有校验用位22的通信数据20，则将通信数据20的信息位21赋予编码电路13生成校验用位，并确认生成的校验用位与通信数据20中包含的校验用位22是否一致。在不一致的情况下，DSP1判断为信息位21中产生了错误，并可利用校验用位22来校验信息位21的错误。
(编码电路)
下面，对编码电路13的构成进行说明。图3是表示编码电路13的构成例的图。编码电路13构成为包括：累加器(ax)31、累加器31用的移位器32、数据寄存器(r0)33、AND电路(第一逻辑电路)34、XOR电路(第二逻辑电路)35、数据寄存器(rs)36、数据寄存器36用的移位器37、累加器31的进位标志38、及AND电路39。
累加器31例如由40位构成，且例如设置有高8位数据区域ae、及低32位数据区域。并且，低32位数据区域例如由高16位数据区域ah及低16位数据区域al构成。通过控制电路11的控制，将信息位21例如分割成8位单位的编码对象的数据(待编码数据)，被从存储器A14、存储器B15、或其他寄存器等读出并存储到数据区域ae。移位器32根据来自控制电路11的控制信号，可对累加器31中存储的数据进行移位。即，数据区域ae中存储的待编码数据通过移位器32而每次被右移一位，从而依次被输入到数据区域ah、al中。并且，数据区域ah、al中存储的数据作为用于进行编码运算的数据(运算用数据)而使用。
数据寄存器(r0)33例如由32位构成，例如设置有高16位数据区域r0h、及低16位数据区域r01。该数据寄存器(r0)33中存储有表示编码的生成多项式的系数的系数数据。图4是表示编码数据与生成多项式的关系的图。用于获得编码数据X1的生成多项式为G(X)＝X3+X+1，在该情况下，数据寄存器(r0)33中从高位开始依次设定1011(二进制)。即，数据区域r0h中设定0xb000，数据区域r01中设定0x0000。另外，“0x”表示是16进制数。另外，用于获得编码数据X2的生成多项式为G(X)＝X3+1，在该情况下，数据寄存器(r0)33中从高位开始依次设定1001。即，数据区域r0h中设定0x9000，数据区域r01中设定0x0000。
AND电路34是输出累加器31的数据区域ah、al中存储的运算用数据、与数据寄存器(r0)33中存储的生成多项式的系数数据的按位逻辑与的电路。若设从数据区域ah的高位开始第n位为ah(n)，从数据区域al的高位开始第n位为al(n)，从数据区域r0h的高位开始第n位为r0h(n)，从数据区域r01的高位开始第n位为r01(n)，则从AND电路34输出ah(n)×r0h(n)及al(n)×r01(n)(n＝1～16)。
XOR电路35是将从AND电路34输出的32位数据的异或作为一位编码数据输出的电路。另外，XOR电路35还进行进位标志38中存储的数据与从AND电路34输出的32位数据的异或。
数据寄存器(rs)36例如由32位构成，且例如设置有高16位数据区域rsh、及低16位数据区域rsl。移位器37可根据来自控制电路11的控制信号，对数据寄存器(rs)36中存储的数据进行移位。在将从XOR电路35输出的编码数据存储到数据寄存器(rs)36中时，例如，可在由移位器37将数据寄存器(rs)36中存储的数据左移一位之后，在数据寄存器(rs)36的最低位存储编码数据。
进位标志38中存储从XOR电路35输出的一位编码数据。进位标志38中存储的数据可用于各种运算处理。在本实施方式中，进位标志38中存储的数据经由AND电路39而被输入到XOR电路35。AND电路39中还被输入来自控制电路11的控制信号，例如在控制信号为1时，进位标志38中存储的数据被输入到XOR电路35。即，可累加在生成编码数据时的异或之前的编码数据。
在这样的构成的编码电路13中，通过控制电路11的控制，将累加器31每次右移一位，将数据寄存器36每次左移一位，从而在数据寄存器36中将蓄积编码数据。
另外，编码电路13还可采用能选择生成多项式的系数数据的构成。图5是表示能选择生成多项式的系数数据的编码电路的构成例的图。编码电路13除图3所示的构成以外，还具备数据寄存器(r1)51及选择电路52。数据寄存器(r1)51例如由32位构成，且例如设置有高16位数据区域r1h、及低16位数据区域r11。在该数据寄存器(r1)51中，与数据寄存器(r0)33同样，存储表示编码的生成多项式的系数的系数数据。并且，选择电路52根据来自控制电路11的选择信号，将数据寄存器(r0)33或数据寄存器(r1)51中的任一方所存储的系数数据输出至AND电路34。即，通过切换使用的数据寄存器，可生成基于不同生成多项式的编码数据。另外，在本实施方式中，设存储系数数据的数据寄存器为数据寄存器(r0)33和数据寄存器(r1)51这两个，但也可使用三个以上数据寄存器。
另外，累加器31的数据区域ae相当于本发明的待编码数据存储寄存器，累加器31的数据区域ah、al相当于本发明的运算用数据存储寄存器。另外，数据寄存器(r0)33相当于本发明的第一系数寄存器，数据寄存器(r1)51相当于本发明的第二系数寄存器。另外，AND电路39及XOR电路35相当于本发明的编码逻辑电路。另外，数据寄存器(rs)36及移位器37相当于本发明的编码数据存储移位寄存器。
(编码处理)
下面，对利用了图5所示的编码电路13的编码处理进行说明。另外，在本实施方式中，作为DSP1中的编码命令，设置有code命令、codec命令、codes命令、codesc命令四种。通过执行这些命令，利用参数所指定的数据寄存器中存储的系数数据，可生成一位编码数据。在code命令及codec命令中，XOR电路35中的异或的输入不包括进位标志38所存储的数据，在codes命令及codesc命令中，XOR电路35中的异或的输入包括进位标志38所存储的数据。另外，在code命令及codec命令中，生成一位编码数据之后不进行累加器31的移位，在codes命令及codesc命令中，生成一位编码数据之后进行累加器31的移位。另外，codes命令及codesc命令相当于本发明的第一命令，code命令及codec命令相当于本发明的第二命令。
图6是表示根据一个生成多项式生成编码数据的处理的一个例子的图。在该例中，设生成多项式为G(X)＝X3+X+1。在该情况下，编码中的系数(第一系数)为1011(二进制)。并且，设通过控制电路11的控制，系数数据0xb000设定于数据寄存器33的数据区域r0h，系数数据0x0000设定于数据寄存器33的数据区域r01。另外，设通过控制电路11的控制，8位被译码数据01010101(二进制)设定于累加器31的数据区域ae。
在这种状态下，若执行codes(r0)命令(S601)，则通过控制电路11的控制，数据寄存器(r0)33被选择，从AND电路34输出累加器31的数据区域ah、al中存储的运算用数据、与数据寄存器33中存储的系数数据的按位逻辑与。在该情况下，AND电路34的输出变为0x0000。另外，在图6中，将AND电路34的输出的高4位用二进制表示。另外，由于是codes命令，因此控制电路11例如对AND电路39输出0。由此，进位标志38中存储的数据不被输入到XOR电路35。因此，若从AND电路34输出0x0000，则XOR电路35的输出变为0。并且，通过控制电路11的控制，移位器37将数据寄存器36中存储的数据左移一位，从XOR电路35输出的一位编码数据“0”被存储到数据寄存器36的最低位。另外，在进位标志38中，也存储一位编码数据“0”。然后，通过控制电路11的控制，移位器32将累加器31中存储的数据右移一位，对于一次codes(r0)命令(S601)，执行到此为止的一连串处理。
另外，在命令为codesc(r0)时，控制电路11例如对AND电路39输出1。由此，进位标志38中存储的数据被输入到XOR电路35，与从AND电路34输出的数据一起进行异或。之后的处理是相同的。
接着，若执行codes(r0)命令(S602)，则与之前的处理(S601)同样进行编码处理。另外，在之前的处理(S601)中，由于累加器31所存储的数据被右移一位，因此累加器31的数据区域ah的高4位变为1000(二进制)。因此，AND电路34的输出的高4位变为1000(二进制)，XOR电路35的输出变为1。并且，一位编码数据“1”被移位输入至数据寄存器36，并被存储到进位标志38中。然后，累加器31所存储的数据被右移一位。
而后同样执行codes(r0)命令(S603)。在之前的处理(S602)中，由于累加器31所存储的数据被右移一位，因此累加器31的数据区域ah的高4位变为0100(二进制)。因此，AND电路34的输出的高4位变为0000(二进制)，XOR电路35的输出变为0。并且，一位编码数据“0”被移位输入至数据寄存器36，并被存储到进位标志38中。然后，累加器31所存储的数据被右移一位。
接着同样执行codes(r0)命令(S604)。在之前的处理(S603)中，由于累加器31所存储的数据被右移一位，因此累加器31的数据区域ah的高4位变为1010(二进制)。因此，AND电路34的输出的高4位变为1010(二进制)，XOR电路35的输出变为0。并且，一位编码数据“0”被移位输入至数据寄存器36，并被存储到进位标志38中。然后，累加器31所存储的数据被右移一位。
这样，通过反复执行codes(r0)命令，根据生成多项式为G(X)＝X3+X+1，将累加器31的数据区域ae中存储的待编码数据进行编码后的数据蓄积到数据寄存器36中。
图7是表示根据两个生成多项式生成编码数据的处理的一个例子的图。在该例中，设生成多项式为G(X)＝X3+X+1和G(X)＝X3+X2+1这两个。在该情况下，编码中的第一系数为1011(二进制)、第二系数为1101(二进制)。并且，设通过控制电路11的控制，系数数据0xb000设定于数据寄存器33的数据区域r0h，系数数据0x0000设定于数据寄存器33的数据区域r01。另外，设通过控制电路11的控制，系数数据0xd000设定于数据寄存器51的数据区域r1h，系数数据0x0000设定于数据寄存器51的数据区域r11。另外，设通过控制电路11的控制，8位被译码数据01010101(二进制)设定于累加器31的数据区域ae。
在这种状态下，若执行code(r0)命令(S701)，则通过控制电路11的控制，数据寄存器(r0)33被选择，从AND电路34输出累加器31的数据区域ah、al中存储的运算用数据、与数据寄存器33中存储的系数数据的按位逻辑与。在该情况下，AND电路34的输出变为0x0000。另外，由于是code命令，因此与codes命令的情况相同，进位标志38中存储的数据不被输入到XOR电路35。因此，若从AND电路34输出0x0000，则XOR电路35的输出变为0。并且，通过控制电路11的控制，移位器37将数据寄存器36中存储的数据左移一位，从XOR电路35输出的一位编码数据“0”被存储到数据寄存器36的最低位。另外，在进位标志38中，也存储一位编码数据“0”。另外，由于是code命令，因此控制电路11对移位器32输入控制信号，使得不对累加器31中存储的数据进行移位。对于一次code(r0)命令(S701)，执行到此为止的一连串处理。
接着，执行codes(r1)命令(S702)。由于在之前的处理(S701)中，累加器31所存储的数据未被移位，因此累加器31的数据区域ah的高4位仍然为0000(二进制)。并且，通过控制电路11的控制，数据寄存器(r1)51被选择，从AND电路34输出累加器31的数据区域ah、al中存储的运算用数据、与数据寄存器51中存储的系数数据的按位逻辑与。在该情况下，AND电路34的输出的高4位变为0000，XOR电路35的输出变为0。并且，通过控制电路11的控制，移位器37将数据寄存器36中存储的数据左移一位，从XOR电路35输出的一位编码数据“0”被存储到数据寄存器36的最低位。另外，在进位标志38中，也存储一位编码数据“0”。然后，由于是code命令，因此通过控制电路11的控制，移位器32将累加器31中存储的数据右移一位。
然后执行code(r0)命令(S703)。在之前的处理(S702)中，由于累加器31所存储的数据被右移一位，因此累加器31的数据区域ah的高4位变为1000(二进制)。因此，通过控制电路11的控制，数据寄存器(r0)33被选择，AND电路34的输出的高4位变为1000(二进制)，XOR电路35的输出变为1。并且，一位编码数据“1”被移位输入至数据寄存器36，并被存储到进位标志38中。另外，由于是code命令，因此与之前的处理(S701)同样，累加器31中存储的数据不被进行移位。
接着执行codes(r1)命令(S704)。在之前的处理(S703)中，累加器31所存储的数据未被移位，因此累加器31的数据区域ah的高4位仍然为1000(二进制)。并且，通过控制电路11的控制，数据寄存器(r1)51被选择，AND电路34的输出的高4位变为1000(二进制)，XOR电路35的输出变为1。并且，一位编码数据“1”被移位输入至数据寄存器36，并被存储到进位标志38中。然后，由于是code命令，因此累加器31中存储的数据被右移一位。
这样，通过反复执行code(r0)命令及codes(r1)命令，根据生成多项式为G(X)＝X3+X+1及G(X)＝X3+X2+1，将累加器31的数据区域ae中存储的待编码数据进行编码后的数据蓄积到数据寄存器36中。
以上，对本实施方式的DSP1进行了说明。在这样的DSP1中，每次执行code命令、codec命令、codes命令、codesc命令中的任一个，都生成一位编码数据。即，为了生成一位编码数据，无需进行移位处理和逻辑与的处理、进行异或的处理等数周期的处理，可高速地进行编码处理。因此，使用DSP1可对应于高速的数据通信。另外，程序大小也被削减，还可减小程序存储所需要的存储器区域。
并且，通过将一位编码数据依次移位输入至数据寄存器36，可获得相对于多位待编码数据的多位编码数据。
另外，在DSP1中，可利用编码命令的参数切换生成多项式。即，为了切换生成多项式，无需重新对寄存器设定系数数据，从而可高速地进行编码处理。
此外，在DSP1中，根据编码命令的种类，在生成一位编码数据之后，可选择是否对累加器31中存储的数据进行移位。因此，在根据多个生成多项式生成编码数据时，无需将待编码数据存储到多个寄存器中来按每个生成多项式进行处理。因此，可高速地进行编码处理，并且还可削减处理所需要的寄存器等资源。
另外，在DSP1中，生成的一位编码数据被存储到进位标志38中。因此，可将进位标志38中存储的编码数据有效运用到DSP1中的各种处理中。作为一例，对进位标志38中连续存储“1”的次数进行计数，在该次数超过了规定次数的情况下，考虑进行异常处理等。
并且，在DSP1中，根据编码命令的种类，还可将进位标志38中存储的数据输入到XOR电路35中。由此，可高速地生成利用了之前的编码数据的编码数据。
另外，上述实施方式用于使本发明的理解变得容易，并非用于限定解释本发明。本发明在不脱离其主旨的情况下，可进行变更、改进，并且本发明还包括其等价物。例如，在本实施方式中，设为将待编码数据按顺序一位一位地移位，但还可按每次命令移多位。另外，编码电路13并非限定于DSP1，可在进行编码处理的各种电路中使用。另外，在本实施方式中，作为编码方式，例示了卷积码，但编码方式并非限定于此，还可应用分组码等。

Claims (16)

1.一种编码电路，具备：
待编码数据存储寄存器，其存储n位待编码数据；
运算用数据存储寄存器，其存储所述待编码数据被移位而生成的m位运算用数据；
移位器，其对所述待编码数据存储寄存器中存储的所述待编码数据进行移位，并移位输入至所述运算用数据存储寄存器；
第一系数寄存器，其存储用于进行编码的m位第一系数数据；和
编码逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据和所述第一系数寄存器中存储的所述第一系数数据，并输出根据所述第一系数数据对所述运算用数据进行编码后的编码数据。
2.根据权利要求1所述的编码电路，其特征在于，
所述编码逻辑电路具备：
第一逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据和所述第一系数寄存器中存储的所述第一系数数据，并输出所述运算用数据及所述第一系数数据的按位逻辑与；和
第二逻辑电路，其被输入从所述第一逻辑电路输出的m位数据，并将所述m位数据的异或作为编码数据进行输出。
3.根据权利要求2所述的编码电路，其特征在于，
所述移位器将所述数据存储寄存器中存储的所述待编码数据按顺序一位一位地移位，并移位输入至所述运算用数据存储寄存器。
4.根据权利要求2或3所述的编码电路，其特征在于，
还具备编码数据存储移位寄存器，从所述第二逻辑电路输出的所述编码数据一位一位地被移位输入并存储。
5.根据权利要求2～4的任一项所述的编码电路，其特征在于，
还具备：
第二系数寄存器，其存储表示编码中的第二系数的m位第二系数数据；和
选择电路，其根据输入的选择信号，选择并输出所述第一系数寄存器中存储的所述第一系数数据或所述第二系数寄存器中存储的所述第二系数数据中的任一方，
所述第一逻辑电路输出所述运算用数据存储寄存器中存储的所述运算用数据、和从所述选择电路输出的所述第一系数数据或所述第二系数数据中的任一方的按位逻辑与。
6.根据权利要求5所述的编码电路，其特征在于，
所述移位器可根据输入的控制信号，切换是否对所述待编码数据及所述运算数据进行移位。
7.根据权利要求2～6的任一项所述的编码电路，其特征在于，
所述待编码数据存储寄存器是累加器的n位数据区域，所述运算用数据存储寄存器是与所述n位数据区域连续的m位数据区域。
8.根据权利要求7所述的编码电路，其特征在于，
从所述第二逻辑电路输出的所述编码数据被存储至所述累加器的进位标志中。
9.根据权利要求8所述的编码电路，其特征在于，
还具备进位标志输出电路，其为了将所述累加器中存储的数据与从所述第一逻辑电路输出的m位数据的异或作为编码数据，根据输入的控制信号，将所述进位标志中存储的所述数据输出至所述第二逻辑电路。
10.一种数字信号处理电路，其中具备：
累加器，其具有：存储待编码数据的n位待编码数据存储区域；和与所述待编码数据存储区域连续，存储所述待编码数据被移位而生成的运算用数据的m位运算用数据存储区域；
移位器，其对所述累加器中存储的数据进行移位；
第一系数寄存器，其存储表示用于进行编码的第一系数的m位第一系数数据；
编码逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出根据所述第一系数数据对所述运算用数据进行编码后的编码数据；
编码数据存储移位寄存器，从所述编码逻辑电路输出的所述编码数据被移位输入而存储；和
控制电路，其根据编码命令，使从所述编码逻辑电路输出的所述编码数据移位输入至所述编码数据存储移位寄存器，并使所述移位器将所述累加器中存储的数据从所述待编码数据存储区域向所述运算用数据存储区域的方向移位。
11.根据权利要求10所述的数字信号处理电路，其特征在于，
所述编码逻辑电路具备：
第一逻辑电路，其被输入所述运算用数据存储寄存器中存储的所述运算用数据、和所述第一系数寄存器中存储的所述第一系数数据，并输出所述运算用数据及所述第一系数数据的按位逻辑与；和
第二逻辑电路，其被输入从所述第一逻辑电路输出的m位数据，并将所述m位数据的异或作为编码数据进行输出。
12.根据权利要求11所述的数字信号处理电路，其特征在于，
所述移位器将所述数据存储寄存器中存储的所述待编码数据按顺序一位一位地移位，并移位输入至所述运算用数据存储寄存器。
13.根据权利要求11或12所述的数字信号处理电路，其特征在于，
还具备：
第二系数寄存器，其存储表示编码中的第二系数的m位第二系数数据；和
选择电路，其根据输入的选择信号，选择并输出所述第一系数寄存器中存储的所述第一系数数据或所述第二系数寄存器中存储的所述第二系数数据中的任一方，
所述控制电路根据所述编码命令，将所述选择信号输出至所述选择电路。
14.根据权利要求13所述的数字信号处理电路，其特征在于，
所述控制电路在所述编码命令为第一命令时，使所述移位器将所述累加器中存储的数据从所述待编码数据存储区域向所述运算用数据存储区域的方向移一位，在所述编码命令为第二命令时，使所述移位器不对累加器中存储的数据进行移位。
15.根据权利要求12～14的任一项所述的数字信号处理电路，其特征在于，
从所述第二逻辑电路输出的所述编码数据被存储至所述累加器的进位标志中。
16.根据权利要求15所述的数字信号处理电路，其特征在于，
还具备进位标志输出电路，其为了将所述累加器中存储的数据与从所述第一逻辑电路输出的m位数据的异或作为编码数据，根据输入的控制信号，将所述进位标志中存储的所述数据输出至所述第二逻辑电路，
所述控制电路根据所述编码命令，将所述选择信号输出至所述进位标志输出电路。
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WD01 Invention patent application deemed withdrawn after publication

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