CN1983820B - Pll频率发生器 - Google Patents
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Abstract
本发明涉及一种PLL频率发生器，用于生成具有可调整的目标频率的输出信号，包括：a)压控振荡器，用于生成输出信号，b)与压控振荡器相连的可变换的分频器，其被构造用于由输出信号导出被分频的信号，该信号的瞬时频率取决于可调整的因数的值，c)与分频器相连的可变换的延迟单元，其被构造来形成延迟的信号，其方式是将被分频的信号延迟分别取决于控制字的延迟时间，以及d)与可变换的延迟单元相连的控制单元，其被构造来确定控制字。根据本发明，控制单元具有Sigma-Delta调制器，并且被构造用于根据至少一个由Sigma-Delta调制器提供的信号来确定控制字。
Description
技术领域
本发明涉及一种PLL频率发生器(锁相环)，用于生成具有一个可调节的目标频率的输出信号，该PLL频率发生器包括：一个压控振荡器，用于生成该输出信号；一个与该压控振荡器相连接的可变换的分频器，该分频器被构造用于由该输出信号导出一个被分频的信号，该被分频的信号的瞬时频率取决于一个可调节的因数的一个值；一个与该分频器相连接的可变换的延迟单元，该延迟单元被构造用于形成一个被延迟的信号，其方式是将该被分频的信号延迟一些分别取决于一个控制字的延迟时间，一个与该可变换的延迟单元相连接的控制单元，该控制单元被构造用于确定这些控制字。本发明此外还涉及一种发送/接收装置以及一种具有这种PLL频率发生器的集成电路。
背景技术
本发明处于电信领域。本发明特别是处于PLL频率发生器领域，借助这些PLL频率发生器，在电信系统中的发送/接收装置访问在频谱上相隔一定距离的载波频道。这样的PLL频率发生器从高精度的参考信号中导出具有可调节的目标频率的输出信号并且将其作为本地振荡器信号提供用于接收器侧的接收信号向下混频和/或用于发送器侧的向上混频。在此，可调节的目标频率可以从预先给定的目标频率值的组中、即所谓的频率栅(Frequenzraster)中选择。
若目标频率值分别相应于参考信号(“参考频率”)的频率的整数倍，则输出信号的频率可以在频率发生器的反馈支路中通过整数的因数(Teiler)来除。由于相位噪声，这种“整数N”PLL频率发生器的输出信号的频谱除了所期望的谱线之外在目标频率处还具有周围的干扰分量，其确定了输出信号的信噪比。
然而如果例如在两个相邻的目标频率值之间的最小距离小于参考频率，则在频率发生器的反馈支路中需要通过非整数的因数来进行分频。这种分频通常通过可变换的(Schaltbare)分频器(多模分频器，MMD)来完成，这些分频器分别按时间地通过不同的整数的因数值来进行分频，以便在时间平均值上实现所需的非整数分频。然而在不同的整数因数值之间的切换导致了在被分频的信号中的附加的、时变的周期性相位误差并且由此在输出信号的频谱中导致了频谱线形式的另外的干扰分量。没有另外的用于补偿该附加的相位误差的措施，则与相应的整数-N PLL频率发生器或者在整数模式中工作的分数-N PLL频率发生器相比，这种“分数-N”PLL频率发生器的输出信号因此具有更低的信噪比。在接收侧，这些频谱线导致不期望的寄生接收部分。
专利文献US6,064,272公开了一种分数-N PLL频率发生器，其在反馈支路中具有连接在可变换的分频器之后的相位补偿电路。该相位补偿电路借助包含不同数目的延迟元件的延迟线路来提供被分频信号的一共四个不同地延迟的变形，从中通过一个由累加器控制的控制电路选出一个变形。此外设置了具有另外的延迟元件的调谐电路(“片上调谐电路”)，该调谐电路产生对于延迟元件的控制电压。
在此不利的是，通过分数-N-划分而引起的干扰分量在输出信号的频谱中只是不充分地被抑制并且因此信噪比相对小。由于在延迟线路之间的转换产生了另外的干扰分量。此外不利的是，在较高的频率分辨率(在两个相邻的目标频率值之间的距离明显小于参考频率)和/或在较高的目标频率值、例如在GHz范围的情况下，相位补偿电路和调谐电路的实现开销和能量消耗显著增大，并且因此该频率发生器的实施是不经济的或者实际上是不再可能的。
发明内容
在这样的背景下，本发明的任务在于说明一种PLL频率发生器，其达到高的信噪比并且在较高的频率分辨率和/或较高的目标频率值情况下也可以简单地实施并且节能地工作，使得可以简单、低成本并且有效利用能量地实施高效率的发送/接收装置。
该任务通过根据本发明的PLL频率发生器、发送/接收装置或集成电路解决。
根据本发明的用于生成具有可调节的目标频率的输出信号的PLL频率发生器具有以下单元：a)压控振荡器，用于生成输出信号，b)与压控振荡器相连的可变换的分频器，其被构造用于从输出信号中导出被分频的信号，该信号的瞬时频率取决于可一个调节的因数的值，c)与分频器相连的可变换的延迟单元，其被构造来形成延迟的信号，其方式是将被分频的信号延迟分别取决于控制字的延迟时间，以及d)与可变换的延迟单元相连的控制单元，其被构造来确定控制字，其中该控制单元具有Sigma-Delta调制器并且被构造用于根据至少一个由Sigma-Delta调制器提供的信号来确定控制字。
根据本发明的发送/接收装置和根据本发明的集成电路分别具有这种PLL频率发生器。
本发明的本质在于，设置一个Sigma-Delta调制器以及根据至少一个由Sigma-Delta调制器提供的信号来确定控制字。通过这种方式获得了高的信噪比，并且通过分数-N-划分(fractional-N-Teilung)而引起的附加的相位误差即使在较高的频率分辨率和/或较高的目标频率值和/或延迟单元的非线性的情况下现在也能低成本地并且工作节能地被补偿。连接在后面的相位检波器因此只还“看见”剩余的“整数N”相位误差，这样借助本发明可以将整数N频率发生器的优点(小的相位抖动，高的信噪比)与分数-N频率发生器的优点(高的频率分辨率)相结合。高效率的集成电路以及由此也是高效率的发送/接收装置因此可以被简单、低成本并且节能地实现。
本发明的有利的构型和进一步构型可以从参照附图的描述中得到。
在一种有利的实施形式中，控制单元与分频器相连接并且被构造用于根据至少一个由Sigma-Delta调制器提供的信号来确定可调节的因数的值。不但控制字而且因数都根据一个或多个由Sigma-Delta调制器提供的信号分别来产生，由此简化了实施开销并且降低了能量消耗。
在另一种有利的实施形式中，Sigma-Delta调制器具有累加器，其被构造用于累加Sigma-Delta调制器的输入信号并且用于提供被累加的信号，与此相关，控制单元确定了这些控制字。该实施形式可以简单地实现。
有利的是，累加器提供了一个溢出信号，与此相关，控制单元确定了可调节的因数的值。由此，不但控制字而且因数都从由累加器所提供的量导出。这能够实现简单并且节能的实施形式。
在一种特别有利的实施形式中，控制单元具有一阶的Sigma-Delta调制器并且被这样地构造来确定控制字，使得每个控制字都与被累加的信号的一个值一致。该实施形式可以特别简单地实现并且特别节能地工作。
在一种优选的实施形式中，控制单元具有二阶或更高阶的Sigma-Delta调制器，该Sigma-Delta调制器被构造来提供第一溢出信号和第二溢出信号，与此相关，控制单元确定控制字。由于特别有效地抑制了相对接近目标频率的干扰频谱的谱线，所以该实施形式在简单的可实施性和低能耗的情况下具有特别高的工作效率(高的信噪比)。
有利的是，控制单元根据由第一溢出信号和第二溢出信号的第一差信号来确定控制字。
在另一种非常有利的实施形式中，控制单元根据由被累加的信号和第一差信号的第二差信号确定控制字。有利的是，控制单元被构造用于将第二差信号的值储存在累加器中。
非常有利的是，除了偏移(Offset)值外，每个控制字都与第二差信号的一个值一致。通过将恒定的偏移值加到第二差信号的这些值上，实现了全部的控制字都引起正的延迟时间。
在一种非常有利的实施形式中，控制单元为了确定控制字而具有与Sigma-Delta调制器以及可变换的延迟单元相连的、具有至少一个加法器/减法器的确定单元。这能够实现特别简单的实施。
在一种特别有利的实施形式中，所述Sigma-Delta调制器具有的阶数为二阶。这种实施形式在非常简单的可实施性和非常低的能耗情况下具有高的工作效率。
在另一种非常有利的实施形式中，控制单元被构造用于根据被延迟的信号来提供控制字。这使得延迟单元能够在特别有利的时刻切换到各个新的、与当前的控制字相应的延迟时间上，使得通过分数N划分而引入的附加的相位误差被特别精确地补偿。
在一种非常有利的实施形式中，控制单元被构造，与被延迟的信号的各个边沿在时间上一致地提供控制字，例如与上升或下降沿一致。通过这种方式实现了附加的相位误差的优化的补偿，并且由此实现了最大化的信噪比。
优选的是，控制单元为了提供控制字而具有由被延迟的信号来提供时钟的锁存器(Latch)。通过这种方式得到一种开销特别低的实现形式。
优选的是，该压控振荡器根据一个控制电压生成该输出信号，并且该PLL频率发生器具有一个与该可变换的延迟单元相连接的相位检波器，该相位检波器被构造用于确定在一个参考信号和该被延迟的信号之间的相位差，并且提供该相位差用于形成该控制电压。
优选的是，设置有一个与该相位检波器和该压控振荡器相连接的环路滤波器，该环路滤波器被构造用于形成该控制电压。
附图说明
以下本发明将借助在附图中的示意图中说明的实施例来进一步阐述。其中：
图1示出了具有根据本发明的发送/接收装置的根据IEEE802.15.4的“无线个人域网”(WPAN)的例子；
图2示出了本发明的PLL频率发生器的实施例；
图3示出了第一实施例的控制单元，并且
图4示出了第二实施例的控制单元。
在附图中，相同的以及功能相同的元件和信号—只要没有另外说明—都设置以相同的参考标号。
具体实施方式
为了在相对短的距离上无线地传输信息，可以使用所谓的“无线个人域网”(WPAN)。图1示出了根据标准IEEE802.15.4的WPAN10的例子。该标准详细说明了低速率的WPAN，它以最大至250kbit/s的原始数据速率以及固定或移动的设备适合于在工业监视和控制中、在传感器网络中、在自动化和计算机外围设备领域中的应用，以及适合于互动游戏。除了这些设备的非常简单并且低成本的的可实施性，对于这些种类的应用，非常低的设备能量需求是具有决定性意义的。这样，以该标准，电池寿命力求达到几个月至几年。
在图1中所示出的WPAN包括固定或移动的设备形式的三个发送/接收装置11—13，它们借助无线电信号无线地交换信息。发送/接收装置11是所谓的全功能设备，其接管WPAN协调器(Koordinators)的功能，而发送/接收装置12、13是所谓的部分功能设备(
)，它们被分配给全功能设备11并且只能与其交换数据。除了在图1中示出的星形网络拓扑结构外，在该网络拓扑中双向的数据传输只能在部分功能设备12、13的分别之一与全功能设备11之间、而不能在这些部分功能设备12、13之间进行，该标准还设置了所谓的“对等(Peer-to-Peer)”拓扑结构，在这些拓扑结构中，全部的全功能设备可以分别与所有其它的全功能设备通信。
发送/接收装置11—13分别包括：一个天线14；与该天线连接的发送/接收单元(收发机，TRX)15，用于根据IEEE 802.15.4发送和接收数据；以及一个与发送/接收单元连接的监控单元(control unit，CTRL)16，用于根据IEEE 802.15.4控制发送/接收单元15。此外发送/接收装置11—13还分别包含在图1中未示出的、以电池等形式的能量供应单元，用于单元15、16的能量供应，以及可能包含其它的部件(传感器、执行机构等等)的能量供应。
以下的出发点是，数据传输在无需许可证的2.4GHz处的ISM频带(工业、科研、医疗)中进行。在该频带中，IEEE标准802.15.4一共设置了间距各为5MHz的16个信道。对于fB＝250kbit/s的原始数据速率，在这些信道中详细说明了具有码片速率为fC＝2Mchip/s的频带扩展(Spreading)以及偏置QPSK调制(四相相移键控)。
每个发送/接收装置15的发送单元都将各待传输的数据流转化为待通过其天线14发射的无线电信号，其方式是待发送的数据流根据IEEE802.15.4首先被转化为4比特宽的符号(Symbole)并且这些符号被转化为分别由32个码片构成的彼此相继的PN序列(伪噪声)。彼此相继的PN序列的码片接着被进行偏置QPSK调制(四相相移键控)，借助根据本发明的PLL频率发生器在频谱上被推移到ISM频带的16个信道之一中，并且最后为了传输而被放大。因为具有半正弦脉冲波形的偏置QPSK调制相应于MSK调制(最小频移键控)、即具有调制指数为1/2或频偏ΔF＝fC/4＝0.5MHz的FSK调制(频移键控)，所以PLL频率发生器在直接频率调制的范围内也可以通过调制信号来考虑为此必需的频率偏移。
每个发送/接收单元15的接收单元将一个由其天线14所接收的并且由另一发送/接收装置的发送单元根据IEEE 802.15.4所产生的无线电信号尽可能无误地转化为被发送的数据，其方式是将所接收的无线电信号放大，借助上述的PLL频率发生器在频谱上推移到基带中或中频范围中，并且随后被解调以及最后数据被检测。
发送/接收单元15在此分别是(图1中未示出的)集成电路的一部分，例如是ASIC(专用集成电路)或者ASSP(特殊应用标准产品)的一部分，而监控单元16分别通过(同样未示出的)微控制器来实现。有利的是，每个发送/接收装置仅具有一个(例如实施为ASIC或ASSP)的集成电路，该集成电路执行其发送/接收单元15及其监控单元16的功能。
图2示出了根据本发明的、用于图1中的发送/接收单元15的PLL频率发生器。该PLL频率发生器20具有一个参考振荡器21，一个相位(差)检波器/电荷泵(phase detector/charge pump，PD/CP)22，一个环路滤波器(loop filter，LF)23，一个压控振荡器(voltage controlled oscillator，VCO)24，一个可变换的分频器(DIV)25，一个可变换的延迟单元(DEL)26和一个控制单元27。
参考振荡器21生成一个必要时被放大的、具有参考频率fREF的参考信号xREF，并且该参考振荡器例如被实施为石英振荡器或压控石英振荡器。
PD/CP单元22(相位(差)检波器/电荷泵)具有一个与参考振荡器21相连接的第一输入端以及一个与延迟单元26的输出端相连接的第二输入端。PD/CP单元确定了位于第一输入端的参考信号xREF和位于第二输入端的延迟的信号xT之间的相位偏差(相位差)，并且在其输出端根据该相位偏差提供一个确定的电流iCP。替代相位检波器也可以设置相频检测器。
环路滤波器(LF)23具有一个与PD/CP单元22相连接的输入端以及一个与VCO24相连的输出端。根据在输入端的电流iCP，环路滤波器23生成一个控制电压vt并且在其输出端提供该控制电压。
压控振荡器(VCO)24具有与环路滤波器23相连的输入端以及与分频器25相连的输出端。根据在输入端的控制电压vt，VCO24生成一个具有可调节的并且例如取决于信道指数CH的目标频率fRF的、必要时被附加地放大的输出信号yRF，并且在其输出端提供该输出信号。VCO24的频率/控制电压特性曲线的斜率例如为40MHz/V。
可变换的分频器(DIV)25具有一个与VCO24相连的信号输入端以及一个与控制单元27相连的控制输入端。分频器25由在其信号输入端的VCO输出信号yRF导出一个被分频的信号xDIV，其瞬时频率fDIV根据fDIV＝fRF/D而取决于在其控制输入端的可调节的因数D的当前值，并且该分频器在其输出端提供被分频的信号xDIV。
该因数所取的值取决于可调节的目标频率fRF或相应的信道指数CH以及取决于参考信号xREF的参考频率fREF。如果例如在两个频谱上相邻的信道的目标频率之间的差、即信道栅(Kanalraster)小于参考频率fREF(在这种情况下也称“精细的”频率分辨率)，则因数至少对于一些目标频率取非整数的值。在参考频率fREF＝16MHz的示例性情况中，根据IEEE 802.15.4对于在ISM频带中的最低的目标频率(fRF＝2405MHz)例如得到因数值fRF/fREF＝150.3125。
为了实现这种非整数的因数值，分频器25被可变换地实施，其中它分别以不同的整数因数值D这样地进行按时间的分频，使得在一定时间段上观察，“平均地”得到所需要的非整数因数值。具有这种可变换的分频器的频率发生器被称为分数-N PLL频率发生器。
因数值D的变化引起在被分频的信号xDIV和参考信号xREF之间的时变的相位误差，该相位误差通过环路滤波器23调制VCO输出信号yRF(“干扰调制”)。除了干扰分量之外，由于即使在整数-N PLL频率发生器中也存在的相位噪声，VCO输出信号yRF的频谱在分数-N PLL频率发生器的情况下由于该时变的周期相位误差而具有另外的干扰分量，其形式是目标频率fRF周围的谱线，该干扰分量取决于在平均上待实现的非整数因数值的非整数部分。根据本发明，这些谱线很大程度上被抑制。
优选的是，分频器25被作为所谓的多模分频器(MMD)、即作为数字的、在计数范围中可编程的计数器来实现。有利的是，MMD由两个分频器组成，其中第一分频器也被称为并被构造为预分频器(Prescaler)，进行通过N或N+1的分频，并且第二分频器以通常固定的分频比()工作，并且根据在控制输入端的因数D来控制预分频器的模输入。
可变换的延迟单元(DEL)26具有一个与分频器25相连的信号输入端以及一个与控制单元27相连的控制输入端。延迟单元26形成一个被延迟的信号xT，其方式是在其信号输入端的被分频的信号xDIV被延迟了延迟时间ΔT，这些延迟时间分别取决于在其控制输入端的数字控制字dT，并且在其输出端提供被延迟的信号xT。在此，延迟时间ΔT基本上线性地取决于相应的控制字dT
ΔT＝t0+dT*ts (1)
其中t0是表示例如大约1ns的基本延迟，并且ts表示取决于频率分辨率的延迟间距。在示例性的、控制字宽度为7Bit的情况下，可能的是，借助每个控制字dT调节出一共128个不同的延迟时间ΔT。在优选地基于一个CMOS缓冲器来实现的延迟单元26内部，控制字dT被转化为一个电流或电压，该电流/电压调节出该相应的延迟时间ΔT。控制字dT这样地由控制单元27确定和提供，使得得到的延迟时间ΔT适合于暂时补偿上述的时变相位误差。
控制单元27具有一个输入端，用于输送一个确定该目标频率fRF的参数、例如信道指数CH。根据信道指数CH，控制单元27确定控制字dT并且将这些控制字提供在其与延迟单元26的控制输入端相连的第一输出端上。优选的是，控制单元27此外还根据信道指数CH确定该可调节的因数D的值，并且将这些值提供在其与分频器25的控制输入端相连的第二输出端上。
控制单元27具有一个Sigma-Delta调制器(∑Δ)28，一个加法器29，一个映射单元(MAP)30和一个用于确定控制字dT的确定单元(DET)31。信道指数CH在输入侧被输送给映射单元30。在输出侧，映射单元与Sigma-Delta调制器28以及加法器29的一个第一输入端相连。在输入侧，加法器29在其第二输入端与Sigma-Delta调制器28相连，并且在输出侧通过控制单元27的第二输出端与分频器25相连。Sigma-Delta调制器28在输入侧与映射单元30相连并且在输出侧与加法器29的第二输入端以及与dT确定单元31相连。dT确定单元31在输入侧与Sigma-Delta调制器28相连并且在输出侧通过控制单元27的第一输出端与可变换的延迟单元26相连接。
映射单元30由信道指数CH导出值INT和FRAC。值INT和FRAC在此共同说明了，参考频率fREF必须与什么因子相乘，以实现考虑到信道指数CH的、所希望的目标频率fRF。值INT和FRAC被这样确定，即适用以下等式：
(INT+FRAC/RES)*fREF＝fRF (2)
在此，参数RES确定了频率发生器的频率分辨率。参数RES的值越大，则实现越高的频率分辨率，即频率栅越精细或者可调节的目标频率越窄地相邻。借助示例性的值RES＝32和fREF＝16MHz，例如目标频率可以以fREF/RES＝0.5MHz的距离被调节，与参考频率fREF相比，这相应于高的频率分辨率。在这种情况下，参数FRAC取零和RES-1＝31之间的值，并且因此可以通过5Bit宽的字来表示。待通过延迟单元26来调节的延迟时间ΔT的间距根据等式(1)优选为ts＝1/(fRF*RES)≈0.012ns。
如果PLL频率发生器20在发送侧被直接用于频率调制，则映射单元30此外还被输送调制信号(图中未示出)。根据调制信号的值，现在得到必要时被改变的目标频率值fRF以及由此根据等式(2)改变的FRAC值/INT值。由此，因数D和控制字dT的值也取决于调制信号。在上面提及的示例性的值和具有频偏ΔF＝0.5MHz的二元(Zweistufigen)调制信号的情况下，通常只是FRAC值根据调制信号的当前值而变化±1。该调制信号此外还可以被输送给可变换地实施的环路滤波器，以便实现更快的起振。
在最简单的一阶(M＝1)Sigma-Delta调制器的情况下，被输送了FRAC值的Sigma-Delta调制器28求得一个二进制值(零和1)的序列cy，其相对的频度反映了FRAC/RES的值。借助RES和fREF的上述示例性的值，值FRAC＝16例如导致由值零和1组成的序列cy，这些值零和1的数目是一致的，其中值FRAC＝16根据等式(2)代表着频率偏移为16*fREF/RES＝16*0.5MHz＝8MHz。与此类似，FRAC值0或31导致这样的序列cy，其零值相应于消失的频率偏移，或者导致这样的序列cy，其1值相应于频率偏移为31*0.5MHz＝15.5MHz。
替代二元的具有二进制值的序列，借助二阶或更高阶(M≥2)的Sigma-Delta调制器也可以生成更多元的(
)、例如具有在-1和2(对于M＝2)之间的整数值的序列cy。在根据本发明的PLL频率发生器20的第一实施例中(该实施例随后将参照图3进一步阐述)，Sigma-Delta调制器28具有M≥2的阶数，在第二实施例中(该实施例随后将参照图4详细描述)，其具有M＝1的阶数。Sigma-Delta调制器28的输出信号在两种情况中都被称为第一溢出信号cy。
在加法器29中，由Sigma-Delta调制器28生成的cy值最终被加到INT值上，并且该加和值INT+cy作为时变的因数D被输送给可变换的分频器25。借助该时变的因数D，分频器25实现了所需的分频，其中所述时变的因数D在时间平均上相应于方程(2)中的因子INT+FRAC/RES。
通过时变的因数D＝INT+cy的分频引起了附加的时变相位误差，该相位误差通过可变换的延迟单元26而被瞬时补偿，其方式是控制单元27根据本发明确定控制字dT并且输送给延迟单元26的控制输入端。控制字dT取决于至少一个由Sigma-Delta调制器28提供的信号。在此涉及哪个信号或哪些信号将在下文参照附图3和4进一步阐述。
借助Sigma-Delta调制器，在VCO输出信号的频谱的干扰分量中的相对靠近该目标频率的谱线可以被非常有效地抑制，使得在有用频率范围中得到特别高的信噪比。此外，Sigma-Delta调制器还抑制了通过延迟单元26的可能的非线性性引起的干扰，当比值FRAC/RES取接近零或1的值时，这则是特别有利的。
图3示出了根据本发明的PLL频率发生器的第一实施例的控制单元27的框图。Sigma-Delta调制器、加法器、映射单元和dT确定单元在图3中又以参考标号28—31标记。在图3中，Sigma-Delta调制器28具有2或更高(M≥2)的阶数。
Sigma-Delta调制器28具有在输入侧的累加器(ACC1)34和一个连接在后面接的分析单元(EVAL)35。例如5Bit宽的累加器34将Sigma-Delta调制器的输入信号FRAC的值累加，并且以一个累加信号acc1提供被累加的值以及以一个第二溢出信号cy1提供一个表明溢出的“进位(carry)”值。分析单元35由被累加的信号acc1和第二溢出信号cy1导出第一溢出信号cy，并且将其作为Sigma-Delta调制器的输出信号不仅提供给加法器29还提供给dT确定单元31。视Sigma-Delta调制器的阶数而定，分析单元包含多个另外的累加器以及附加的逻辑电路/组合电路(Kombinatorik)。Sigma-Delta调制器的输出信号cy在此相应于不同累加器的溢出信号的组合。
控制字的计算基于以下的认识：时变的相位误差在时间上的变化与累加器34的内容的变化成比例。因此为了确定控制字dT，必须考虑瞬时存储和当前的累加器内容。
dT确定单元31具有以下串联的单元：一个第一加法器/减法器32，一个第二加法器/减法器33，一个第三加法器/减法器36和一个锁存器37。在输入侧与Sigma-Delta调制器28的累加器34和分析单元35相连的第一加法器/减法器32将第二溢出信号cy1的值从第一溢出信号cy的值中减去，并且在其输出端提供第一差信号Δc＝cy-cy1。在输入侧与累加器34和第一加法器/减法器32相连的第二加法器/减法器33将第一差信号Δc的值从被累加的信号acc1的值中减去，并且在其输出端提供第二差信号
Δac＝acc1-Δc＝acc1-(cy-cy1)＝acc1-cy+cy1 (3)
代替分别具有两个输入端的两个加法器/减法器32、33，也可以设置具有用于信号cy、cy1和acc1的三个输入端的唯一的加法器/减法器，以计算Δac值。
Δac值不但被储存在累加器34中，而且也被用于确定控制字dT。在输入侧与第二加法器/减法器33相连的第三加法器/减法器36将一个恒定的正偏移off加到Δac值上，并且在其输出端提供加和值Δac+off。这保证了当一个或多个没有偏移校正的Δac值导致负的延迟时间ΔT时，总的控制字dT于是仍然相应于正的延迟时间ΔT。加和值Δac+off最终被输送给在输入侧与第三加法器/减法器36相连的锁存器37，该锁存器在其输出端提供控制字dT(比特宽度例如为7Bit)并且优选地以被延迟的信号xT提供时钟。通过这种方式，总是与该被延迟的信号xT的边沿在时间上一致地提供了控制字dT，例如与xT的各个上升沿在时间上一致。通过这种方式，能够实现时变的相位误差的最优的瞬时校正。替代地，锁存器37可以用被分频的信号xDIV来提供时钟。
在图3中示出的控制单元27确定控制字dT，亦即根据被累加的信号acc1以及溢出信号cy、cy1(或者它们的差信号Δc)、即根据一共三个由Sigma-Delta调制器提供的信号来确定这些控制字dT，并且为延迟单元26提供这些控制字dT(参见图2)。如已经参照图2所阐述的那样，控制单元27除了提供控制字dT之外，优选地还根据至少一个由Sigma-Delta调制器提供的信号、即溢出信号cy或者被累加的信号acc1和溢出信号cy1来确定可调节的因数D的值。
由于特别有效地抑制干扰频谱的相对接近目标频率的谱线，参照图2和3所描述的根据本发明的PLL频率发生器的第一实施例在简单的可实施性和低能耗的情况下，具有特别高的工作效率(高的信噪比)。
在一种特别优选的实施形式中，Sigma-Delta调制器28具有阶数为2(M＝2)。该实施形式在非常简单的可实施性和非常低的能耗的情况下，具有高的工作效率。本申请人的通过测量证实的仿真已经得出，在这种情况下，干扰调制被抑制超过30dB。
图4示出了根据本发明的PLL频率发生器的第二实施例的控制单元27的框图。Sigma-Delta调制器、加法器、映射单元、dT确定单元、累加器和锁存器在图4中又以参考标号28—31、34或37标记。在图4中，Sigma-Delta调制器28具有的阶数为1(M＝1)。
在一阶Sigma-Delta调制器的情况下，第一溢出信号cy与根据图3的第二溢出信号cy1是一致的，这样省去了图3中的分析单元35，并且根据图4例如5Bit宽的累加器34除了提供被累加的信号acc1外现在也直接提供Sigma-Delta调制器28的输出信号cy。在溢出信号cy、cy1一致的情况下，此外还得到消失的第一差信号Δc＝cy-cy1＝0，这样在图4中，省去了图3中的第一和第二加法器/减法器32、33。因为被累加的信号acc1的值本身不会导致负的延迟时间ΔT，所以也省略了图3中的第三加法器/减法器36，使得每个控制字dT直接由被累加的信号acc1的相应值或由累加器34的当前内容得到。这样，累加器以其内容(acc1)直接代表了由于分数N划分而导致的当前相位误差，并且用其溢出信号代表相位误差的斜率。
确定单元31由此仅仅具有一个在输入侧与累加器34相连的、并且优选地由被延迟的信号xT来提供时钟的锁存器37。被输送了该被累加的信号acc1的锁存器37在其输出端提供控制字dT(比特宽度例如为5Bit)。通过这种方式，控制字dT优选地分别与被延迟的信号xT的一个边沿在时间上一致地被提供，例如分别与xT的一个上升沿一致。由此能够实现时变的相位误差的优化的瞬时的校正。替代地，锁存器37可由被分频的信号xDIV来提供时钟。
由此控制单元27根据仅仅一个由Sigma-Delta调制器提供的信号、即根据被累加的信号acc1来确定这些控制字dT，并且提供这些控制字dT用于延迟单元26(参见图2)。控制字dT的值在此分别直接与该被累加的信号acc1的一个值一致。优选的是，图4中控制单元27的可调节的因数D的这些值也根据至少一个由Sigma-Delta调制器28所提供的信号来确定，即根据溢出信号(输出信号)cy来确定。
从图4中可以看到，对于本发明，在最简单的情况下为了确定控制字dT的值，一个累加器(34)已经足够，该累加器通常为了确定因数值总归是需要的。
本发明的PLL频率发生器的参照图2和4所描述的第二实施例可以特别简单地实施并且在工作中特别节能。
虽然本发明在前面已借助实施例来描述，然而并不局限于此，而是可以用多种方式来改进。这样本发明例如既不局限于WPAN本身，也不局限于根据IEEE 802.15.4的WPAN或者那里详细说明的频带、目标频率值、频谱屏蔽等等。本发明也不局限于确定的参考频率、频率分辨率、确定的结构或确定的Sigma-Delta调制器阶数，或者PLL的、延迟单元的、分频器的或控制单元的确定的结构。本发明而是可以有利地被用于各种无线或受制于线的通信系统中。
参考标号表
10 根据IEEE 802.15.4的数据传输系统/WPAN
11-13发送/接收装置
14 天线
15 发送/接收单元(收发机，TRX)
16 监控单元(CTRL)
20 PLL频率发生器
21 参考振荡器
22 相位(差)检波器/电荷泵(PD/CP)
23 环路滤波器(loop filter，LF)
24 压控振荡器(VCO)
25 可变换的分频器(DIV)
26 可变换的延迟单元(DEL)
27 控制单元
28 Sigma-Delta调制器(∑Δ)
29 加法器
30 映射单元(MAP)
31 确定单元(DET)
32 第一加法器/减法器
33 第二加法器/减法器
34 累加器
35 分析单元
36 第三加法器/减法器
37 锁存器
ACC1 累加器
CTRL 控制单元
DEL 可变换的延迟单元
DET 用于确定dT的确定单元
DIV 可变换的分频器；多模分频器
EVAL 分析单元
ISM 工业、科研、医疗(2.4GHz附近的频带)
LF 环路滤波器(Schleifenfilter)
MAP 映射单元
MMD 多模分频器(multi modulus divider)
PD/CP相位检波器/电荷泵(charge pump)
PLL 锁相环
PN 伪噪声
QPSK 四相相移键控
TRX 发送/接收单元，收发机
VCO 压控振荡器(spannungsgesteuerter Oszillator)
WPAN 无线个人局域网
Δac 第二差信号
Δc 第一差信号
ΔT 延迟时间
∑Δ Sigma-Delta调制器
acc1 累加的信号
CHISM频带中所希望的信道的指数
cy 第一溢出信号
cy1 第二溢出信号
D 在分频中的因数
dT 控制字
fc 码片时钟
fDIV 被分频的信号xDIV的频率
FRAC 因数D的“有理分数的”部分
fREF 参考信号xREF的频率
fRF 目标频率，输出信号yRF的频率
iCP 电荷泵的确定的电流
INT 因数D的整数部分
M Sigma-Delta调制器的阶数
off 偏移
t0 基本延迟
ts 延迟的间距
vt 控制电压
xDIV 被分频的信号
xREF 参考信号
xT 被延迟的信号
yRF VCO或PLL频率发生器的输出信号
Claims (18)
1.PLL频率发生器(20)，用于生成具有一个可调节的目标频率(fRF)的输出信号(yRF)，该PLL频率发生器包括：
a)一个压控振荡器(24)，用于生成该输出信号(yRF)，
b)一个与该压控振荡器(24)相连接的可变换的分频器(25)，该分频器被构造用于由该输出信号(yRF)导出一个被分频的信号(xDIV)，该被分频的信号的瞬时频率(fDIV)取决于一个可调节的因数(D)的当前值，
c)一个与该分频器(25)相连接的可变换的延迟单元(26)，该延迟单元被构造用于形成一个被延迟的信号(xT)，其方式是将该被分频的信号(xDIV)延迟一些分别取决于相应的控制字(dT)的延迟时间(ΔT)，
d)一个与该可变换的延迟单元(26)相连接的控制单元(27)，该控制单元具有Sigma-Delta调制器(28)，
e)其中，该Sigma-Delta调制器(28)具有一个累加器(34)，该累加器被构造用于累加该Sigma-Delta调制器的一个输入信号(FRAC)并且用于以一个被累加的信号(acc1)提供被累加的值，
f)其中，该控制单元(27)具有二阶或更高阶的Sigma-Delta调制器(28)，该Sigma-Delta调制器被构造用于提供一个第一溢出信号(cy)和一个第二溢出信号(cy1)，
g)其中，该控制单元(27)被构造用于根据该被累加的信号(acc1)并且根据所述第一溢出信号(cy)和所述第二溢出信号(cy1)来确定这些控制字(dT)。
2.根据权利要求1所述的PLL频率发生器，其特征在于，该控制单元(27)与该分频器(25)相连接并且被构造用于根据至少一个由该被累加的信号(acc1)以及所述第一溢出信号(cy)和所述第二溢出信号(cy1)来确定该可调节的因数(D)的值。
3.根据权利要求1或2所述的PLL频率发生器，其特征在于，该控制单元(27)被构造用于根据一个由该第一溢出信号(cy)和该第二溢出信号(cy1)构成的第一差信号(Δc)来确定这些控制字(dT)。
4.根据权利要求3的PLL频率发生器，其特征在于，该控制单元(27)被构造用于根据一个由该被累加的信号(acc1)和该第一差信号(Δc)构成的第二差信号(Δac)确定这些控制字(dT)。
5.根据权利要求4的PLL频率发生器，其特征在于，该控制单元(27)被构造用于将该第二差信号(Δac)的值储存在该累加器(34)中。
6.根据权利要求4或5的PLL频率发生器，其特征在于，每个相应的控制字(dT)都与该第二差信号(Δac)的一个值加上一个偏移值(off)一致。
7.根据权利要求1的PLL频率发生器，其特征在于，该控制单元(27)为了确定这些控制字(dT)而具有一个与该Sigma-Delta调制器(28)以及该可变换的延迟单元(26)相连接的、具有至少一个加法器/减法器(32，33，36)的确定单元(31)。
8.根据权利要求1或2的PLL频率发生器，其特征在于，设置有一个二阶的Sigma-Delta调制器(28)。
9.根据权利要求1或2的PLL频率发生器，其特征在于，该控制单元(27)被构造用于根据该被延迟的信号(xT)来提供这些控制字(dT)。
10.根据权利要求9的PLL频率发生器，其特征在于，该控制单元(27)被构造，用于分别与该被延迟的信号(xT)的一个边沿在时间上一致地提供这些控制字(dT)。
11.根据权利要求9的PLL频率发生器，其特征在于，该控制单元(27)为了提供这些控制字(dT)而具有一个由该被延迟的信号(xT)来提供时钟的锁存器(37)。
12.根据权利要求1或2的PLL频率发生器，其特征在于，
a)该压控振荡器(24)根据一个控制电压(vt)生成该输出信号(yRF)，并且
b)该PLL频率发生器具有一个与该可变换的延迟单元(26)相连接的相位检波器(22)，该相位检波器被构造用于确定在一个参考信号(xREF)和该被延迟的信号(xT)之间的相位差，并且提供该相位差用于形成该控制电压(vt)。
13.根据权利要求12的PLL频率发生器，其特征在于，设置有一个与该相位检波器(22)和该压控振荡器(24)相连接的环路滤波器(23)，该环路滤波器被构造用于形成该控制电压(vt)。
14.发送/接收装置(11-13)，包含一个天线(14)以及一个与该天线相连接的发送/接收单元(15)用于发送和接收数据，所述发送/接收单元具有根据权利要求1至13之一的PLL频率发生器(20)。
15.根据权利要求14的发送/接收装置(11-13)，其特征在于，所述发送/接收装置是用于根据IEEE标准802.15.4的数据传输系统(10)的发送/接收装置。
16.根据权利要求14的发送/接收装置(11-13)，其特征在于，所述发送/接收单元(15)用于根据IEEE 802.15.4发送和接收数据。
17.集成电路，具有根据权利要求1至13之一的PLL频率发生器(20)。
18.根据权利要求17的集成电路，其特征在于，所述集成电路是用于根据权利要求14至16之一的发送/接收装置的集成电路。
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