CN1979895A - 半导体元件及静电放电保护元件 - Google Patents
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Abstract
一种半导体元件，适用于静电放电保护电路中，此半导体元件包括栅极结构、N型源极区、N型阱区、N型漏极区与N型掺杂区。栅极结构包括栅极与栅极氧化层，其中栅极氧化层配置于栅极与基底之间。N型源极区配置于栅极结构一侧的基底中。N型阱区配置于栅极结构另一侧的基底中。N型漏极区配置于N型阱区与栅极结构之间的基底中，其中N型漏极区具有第一齿状部分，且第一齿状部分位于N型阱区中。N型掺杂区配置于N型阱区中，此N型掺杂区具有第二齿状部分。
Description
技术领域
本发明涉及一种半导体元件，特别是涉及适用于静电放电保护电路的一种半导体元件及静电放电保护元件。
背景技术
在集成电路，例如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)的制造过程中或是芯片完成后，静电放电事件常是导致集成电路损坏的主要原因。举例来说，在地毯上行走的人体，于相对湿度(RH)较高的情况下可检测出约带有几百至几千伏的静态电压，而于相对湿度较低的情况下则可检测出约带有一万伏以上的静态电压。当这些带电体接触到芯片时，将会向芯片放电，结果有可能造成芯片失效。以目前最普遍的互补式金属氧化物半导体(CMOS)工艺技术而言，静电放电事件所产生的问题尤其严重。
于是，为了避免静电放电损伤芯片，各种防制静电放电的方法便因应而生，一般会在集成电路中加入静电放电保护元件。最常见的作法是利用硬件防止静电放电，也就是在内部电路(internal circuit)的输出入端口均设计一静电放电保护电路。
图1绘示为现有一种静电放电保护电路的示意图。请参照图1，静电放电保护电路10主要是由一个P型金属氧化物半导体(PMOS)晶体管12与一个N型金属氧化物半导体(NMOS)晶体管14所构成。P型金属氧化物半导体(NMOS)晶体管12的栅极与N型金属氧化物半导体晶体管14的栅极相互连接，且耦接至内部电路16。P型金属氧化物半导体晶体管12的漏极与N型金属氧化物半导体晶体管14的漏极相互连接，且耦接至输出接脚18。此外，P型金属氧化物半导体晶体管12的源极连接电源线VDD，且N型金属氧化物半导体晶体管14的源极连接到电源线VSS。当静电放电产生时，经过开启的N型金属氧化物半导体晶体管14便会分流静电放电电流，避免元件造成损害。
此外，一般会以N阱晶体管(N-well resistor)作为输出缓冲器(output buffer)的阻抗(impedence)。然而，N阱晶体管往往会占用较大的空间。另外，对于静电放电的保护，自行对准金属硅化物(salicide)工艺会产生一个严重的问题，即在工艺中会产生不均匀的电流，使得静电放电变得无法预测。
因此，在现有技术中，有在N型金属氧化物半导体晶体管的漏极中形成岛型(island)的浅沟槽隔离结构(shallow trench isolation，STI)或多晶硅结构，藉以分流电流。然而，制作岛型的浅沟槽隔离结构或多晶硅结构，会使得元件的工艺更为繁杂，不仅增加了生产成本。而且，这样的结构仍无法有效避免在静电放电时，电流集中在局部部位而产生高温，造成积体元件结构受到破坏的问题。
发明内容
本发明的目的就是在提供一种半导体元件，使静电放电发生时所产生的电流能够均匀分布。
本发明提出一种半导体元件，适用于静电放电保护电路中，此半导体元件包括栅极结构、N型源极区、N型阱区、N型漏极区与N型掺杂区。栅极结构包括栅极与栅极氧化层，其中栅极氧化层配置于栅极与基底之间。N型源极区配置于栅极结构一侧的基底中。N型阱区配置于栅极结构另一侧的基底中。N型漏极区配置于N型阱区与栅极结构之间的基底中，其中N型漏极区具有第一齿状部分，且第一齿状部分位于N型阱区中。N型掺杂区配置于N型阱区中，此N型掺杂区具有第二齿状部分。
依照本发明实施例所述的半导体元件，还可以有一层导体层，配置于N型源极区、部分栅极与部分N型掺杂区上，暴露出N型掺杂区的第二齿状部分。
依照本发明实施例所述的半导体元件，上述的导体层的材料例如为金属硅化物。
依照本发明实施例所述的半导体元件，还可以有一层介电层，配置于基底上，覆盖栅极结构、N型源极区、N型阱区、N型漏极区、N型掺杂区与基底。
依照本发明实施例所述的半导体元件，还可以有漏极接触窗插塞，配置于介电层中，且位于N型掺杂区上。
依照本发明实施例所述的半导体元件，还可以有源极接触窗插塞，配置于介电层中，且位于N型源极区上。
依照本发明实施例所述的半导体元件，还可以有一对间隙壁，配置于栅极结构的侧壁上。
本发明另提出一种静电放电保护元件，此静电放电保护电路包括P型金属氧化物半导体晶体管与N型金属氧化物半导体晶体管。P型金属氧化物半导体晶体管的第一栅极耦接至内部电路，且P型金属氧化物半导体晶体管的源极连接至第一电源线。N型金属氧化物半导体晶体管包括栅极结构、N型源极区、N型阱区、N型漏极区与N型掺杂区。栅极结构具有第二栅极与栅极氧化层，其中栅极氧化层配置于栅极与基底之间，而第二栅极与P型金属氧化物半导体晶体管的第一栅极连接。N型源极区配置于栅极结构一侧的基底中，且N型源极区连接至第二电源线。N型阱区配置于栅极结构另一侧的基底中。N型漏极区配置于N型阱区与栅极结构之间的基底中，此N型漏极区与P型金属氧化物半导体晶体管的漏极相互连接且耦接至输出接脚，其中N型漏极区具有第一齿状部分，且第一齿状部分位于N型阱区中。N型掺杂区配置于N型阱区中，此N型掺杂区具有第二齿状部分。
依照本发明实施例所述的静电放电保护元件，还可以有一层导体层，配置于栅极结构、N型源极区与N型掺杂区上，并暴露出N型掺杂区的第二齿状部分。
依照本发明实施例所述的静电放电保护元件，上述的导体层的材料例如为金属硅化物。
依照本发明实施例所述的静电放电保护元件，还可以有一层介电层，配置于基底上。
依照本发明实施例所述的静电放电保护元件，还可以有漏极接触窗插塞，配置于介电层中，且位于N型掺杂区上。
依照本发明实施例所述的静电放电保护元件，还可以有源极接触窗插塞，配置于介电层中，且位于N型源极区上。
本发明的半导体元件在N型掺杂区的周围具有高阻值的N型阱区，可以在静电放电发生时，使电流在静电放电保护电路中流动较缓慢，且本发明中的N型源极区与N型掺杂区皆成齿状，能够在电流流通时，使电流均匀分布，避免集中在局部部位而产生高温，造成集成电路元件结构受到破坏，进而增进对静电放电的保护能力。
为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。
附图说明
图1绘示为现有一种静电放电保护电路的示意图。
图2A为依照本发明实施例所绘示的半导体元件的上视图。
图2B为依照图1中I-I’剖面所绘示的半导体元件的剖面示意图。
图3为依照本发明实施例所绘示的一种静电放电保护元件的电路示意图。
简单符号说明
10、30：静电放电保护元件
12、32：P型金属氧化物半导体晶体管
14、34：N型金属氧化物半导体晶体管
16、36：内部电路
18、38：输出接脚
200：基底
201：栅极
202：栅极结构
203：栅极氧化层
204：N型源极区
205：间隙壁
206：N型阱区
207：自行对准硅化物阻挡区
208：N型漏极区
209、211：齿状部分
210：N型掺杂区
212：导体层
VSS、VDD：电源线
具体实施方式
图2A为依照本发明实施例所绘示的半导体元件的上视图。图2B为依照I-I’剖面所绘示的半导体元件的剖面示意图。
请同时参照图2A与图2B，本发明的半导体元件包括栅极结构202、N型源极区204、N型阱区206、N型漏极区208与N型掺杂区210。
栅极结构202例如包括栅极201与栅极氧化层203，其中栅极氧化层203配置于栅极201与基底200之间。栅极201的材料例如为多晶硅，而栅极氧化层203的材料例如为氧化硅。栅极结构202的侧壁上例如配置有间隙壁205，间隙壁205的材料例如为氧化硅或氮化硅。
N型源极区204例如配置于栅极结构202一侧的基底200中。N型阱区206例如配置于栅极结构202另一侧的基底200中，此N型阱区206具有较高的电阻值。N型漏极区208配置于N型阱区206与栅极结构202之间的基底200中，其中N型漏极区208具有齿状部分209，且齿状部分209位于N型阱区206中。N型掺杂区210配置于N型阱区206中，N型掺杂区210具有齿状部分211。
在另一实施例中，导体层212配置于N型源极区204以及部分栅极201与部分N型掺杂区210上而暴露出部分栅极201、部分N型掺杂区210与齿状部分211，也就是说导体层212配置于自行对准硅化物阻挡区(salicideblock)207外的栅极201、N型源极区204与N型掺杂区210上，用以将低电阻值。导体层212材料例如为金属硅化物。
此外，介电层(未绘示)配置于基底200上，覆盖栅极结构202、N型源极区204、N型阱区206、N型漏极区208、N型掺杂区210以及基底200。介电层的材料例如为氧化硅。漏极接触窗插塞(未绘示)配置于介电层中，且位于N型掺杂区210上，与N型掺杂区210电连接。源极接触窗插塞(未绘示)配置于介电层中，且位于N型源极区204上，与N型源极区204电连接。漏极接触窗插塞与源极接触窗插塞的材料例如为金属，作为传导电流之用。
在本实施例中，由于部分N型阱区206位于漏极端的导体层212(一般为自行对准金属硅化物)的下方，因此改善了自行对准金属硅化物工艺中，静电放电不均匀的问题。此外，N型阱区206也可作为输出负载功能，并以上述的布局提供了均匀的电流。
另外，若将上述的半导体元件与一个P型金属氧化物半导体晶体管串联在一起，则可以作为静电放电保护元件。图3为依照本发明实施例所绘示的一种静电放电保护元件的电路示意图。请参照图3，静电放电保护元件30主要是由一个P型金属氧化物半导体晶体管32与一个N型金属氧化物半导体晶体管34所构成。
N型金属氧化物半导体晶体管34即为前述的半导体元件(如图2A与图2B所示)。P型金属氧化物半导体晶体管32的栅极与N型金属氧化物半导体晶体管34的栅极连接，且耦接至内部电路36。P型金属氧化物半导体晶体管32的源极连接至电源线VDD，而N型金属氧化物半导体晶体管34源极连接至电源线VSS。N型金属氧化物半导体晶体管34的漏极与P型金属氧化物半导体晶体管32的漏极相互连接，且经过N型阱区206与输出接脚38耦接。
一般来说，在静电放电发生后，电流经由漏极接触窗插塞通过N型掺杂区210流至N型漏极区208时，由于N型掺杂区210与N型漏极区208的前端皆呈齿状，透过齿状部分211、209可以使电流均匀分布，且N型阱区206具有较高的电阻值，可使电流缓慢地由N型掺杂区210流至N型漏极区208。之后，电流流至N型源极区204后，再经由与源极接触窗插塞连接的电源线VSS流出。
综上所述，本发明利用具有较高电阻值的N型阱区来减缓电流的流动，并且利用具有齿状部分的N型漏极区与N型掺杂区使电流能够均匀流动，而不易集中在局部区域造成集成电路元件结构的损害。此外，本发明的静电放电保护元件结构在制作过程中，并不需要额外的光掩模与增加工艺步骤，因而节省了制造成本。另外，本发明也提供了有效的布局，而减少了输出缓冲器的尺寸。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当权利要求所界定者为准。
Claims (13)
1、一种半导体元件，适用于静电放电保护电路，且配置于基底上，该半导体元件包括：
栅极结构，该栅极结构包括栅极与栅极氧化层，其中该栅极氧化层配置于该栅极与该基底之间；
N型源极区，配置于该栅极结构一侧的该基底中；
N型阱区，配置于该栅极结构另一侧的该基底中；
N型漏极区，配置于该N型阱区与该栅极结构之间的该基底中，其中该N型漏极区具有第一齿状部分，且该第一齿状部分位于该N型阱区中；以及
N型掺杂区，配置于该N型阱区中，该N型掺杂区具有第二齿状部分。
2、如权利要求1所述的半导体元件，还包括导体层，配置于该N型源极区、部分该栅极与部分该N型掺杂区上，且暴露出该N型掺杂区的该第二齿状部分。
3、如权利要求2所述的半导体元件，其中该导体层的材料包括金属硅化物。
4、如权利要求1所述的半导体元件，还包括介电层，配置于该基底上，覆盖该栅极结构、该N型源极区、该N型阱区、该N型漏极区、该N型掺杂区与该基底。
5、如权利要求4所述的半导体元件，还包括漏极接触窗插塞，配置于该介电层中，且位于该N型掺杂区上。
6、如权利要求4所述的半导体元件，还包括源极接触窗插塞，配置于该介电层中，且位于该N型源极区上。
7、如权利要求1所述的半导体元件，还包括间隙壁，配置于该栅极结构的侧壁上。
8、一种静电放电保护元件，包括：
P型金属氧化物半导体晶体管，该P型金属氧化物半导体晶体管的第一栅极耦接至内部电路，且该P型金属氧化物半导体晶体管的源极连接至第一电源线；以及
N型金属氧化物半导体晶体管，包括：
栅极结构，具有第二栅极与栅极氧化层，其中该栅极氧化层配置于该第二栅极与该基底之间，而该第二栅极与该P型金属氧化物半导体晶体管的该第一栅极连接；
N型源极区，配置于该栅极结构一侧的该基底中，且该N型源极区连接至第二电源线；
N型阱区，配置于该栅极结构另一侧的该基底中；
N型漏极区，配置于该N型阱区与该栅极结构之间的该基底中，该N型漏极区与该P型金属氧化物半导体晶体管的漏极相互连接且耦接至输出接脚，其中该N型漏极区具有第一齿状部分，且该第一齿状部分位于该N型阱区中；以及
N型掺杂区，配置于该N型阱区中，该N型掺杂区具有第二齿状部分。
9、如权利要求8所述的静电放电保护元件，还包括导体层，配置于该栅极结构、该N型源极区与该N型掺杂区上，且暴露出该N型掺杂区的该第二齿状部分。
10、如权利要求9所述的静电放电保护元件，其中该导体层的材料包括金属硅化物。
11、如权利要求8所述的静电放电保护元件，还包括介电层，配置于该基底上。
12、如权利要求11所述的静电放电保护元件，还包括漏极接触窗插塞，配置于该介电层中，且位于该N型掺杂区上。
13、如权利要求12所述的静电放电保护元件，还包括源极接触窗插塞，配置于该介电层中，且位于该N型源极区上。
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