CN1963946B - 非易失性存储器 - Google Patents

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Abstract

本发明提供了一种混合型非易失性存储器，其可以处理高容量的数据，其中减少了用于处理单元位数据的单元面积。该存储器包括具有源极、漏极和控制栅极的晶体管。第一存储节点连接到晶体管以根据晶体管控制栅极的操作存储电荷。第一字线连接到晶体管的控制栅极，且第一位线连接到晶体管的漏极。二极管具有连接到晶体管的源极的一端以整流来自晶体管源极的电信号，且第二存储节点连接到二极管的另一端以存储电阻变化。第二位线连接到第二存储节点，且第二字线连接到晶体管的源极。

Description

非易失性存储器
技术领域
本发明涉及一种非易失性存储器，更具体而言，本发明涉及一种通过耦合至少两个不同类型的非易失性存储器形成的混合型非易失性存储器。
背景技术
当前，大容量的便携电子设备引起注意。此外，尽管被进一步最小化，这样的设备必须具有较大容量。由于电子设备的更小的尺寸和更高的容量，要求用于电子设备的非易失性存储器达到高集成度和高容量。然而，由于光刻的限制，通过形成高集成度图案实现的高集成度几乎达到了最高上限。
例如，授权给Samsung电子有限公司的美国专利6,635,532号公开的NOR型闪存器。假设该闪存器要求至少2F×3F即6F2的单元面积用于处理2位数据。这里，1F相应于字线的宽度。所以，处理单元位数据要求的单元面积在某种程度上是巨大的。
作为另一个例子，使用作为存储节点的可变电阻器和作为开关单元的堆叠型二极管的非易失性存储器将参照图1和图2描述。
图1示出电路图，其中二极管JD和可变电阻器R在位线BL和字线WL之间连接。参照图2，可以在半导体衬底上实施(embody)电路布置。可变电阻器55设置在半导体衬底的有源区52上，且金属线60可以设置在越过有源区52延伸的可变电阻器55上。字线50可以连接到有源区52，且金属线60可以作为位线BL。
非易失性存储器，例如相变随机存储器(PRAM)，当考虑单元晶胞C做为参考时，需要至少2F×2F即4F2的单元面积以处理2位数据。从而，与使用晶体管的非易失性存储器处理单元位数据的单元面积相比较，通过采用使用二极管的PRAM，可以减少用于处理单元位数据的单元面积。然而使用二极管的PRAM在通过多级(multi-level)操作方面存在困难。使用二极管作为开关单元的非易失性存储器的进一步描述可以参照授权给Micron技术有限公司的国际申请特许公开WO 1996/041381号。
发明内容
本发明提供一种混合型非易失性存储器，其用于通过减少处理单元位数据的单元面积处理大容量数据。
根据本发明的一个方面，提供了一种包括晶体管的混合型非易失性存储器，晶体管包括源极、漏极和控制栅极。第一存储节点耦合到晶体管以根据晶体管控制栅极的操作存储电荷。第一字线连接到晶体管的控制栅极，且第一位线连接到晶体管的漏极。而且，二极管具有连接到晶体管的源极的一端以整流来自晶体管的源极的电信号，且第二存储节点连接到二极管的另一端以存储电阻变化。第二位线连接到第二存储节点，且第二字线连接到晶体管的源极。
在此情形，第一存储节点可以包括浮置栅极和电荷俘获节点。而且，第二存储节点包括其电阻根据结晶状态变化而变化的可变电阻器。
根据本发明的另一个方面，提供了一种包括分别具有源极、漏极和控制栅极的晶体管对的混合型非易失性存储器。在此情形，各个漏极彼此连接。第一储存节点对分别耦合到晶体管对以根据晶体管对的各个控制栅极的操作储存电荷。而且，第一字线对分别连接到晶体管对的控制栅极，且第一位线公共连接到晶体管对分别连接的漏极。二极管对分别具有连接到晶体管对的源极的一端以整流来自晶体管对的源极的电信号。第二存储节点对分别连接到二极管的另一端以存储电阻变化，第二位线公共连接到第二存储节点对。第二字线对分别连接到晶体管对的源极。
根据本发明的另一个方面，提供了一种混合型非易失性存储器，其包括具有第一导电类型的半导体衬底，该衬底包括由器件隔离层限定的有源区。源区和漏区分别通过在有源区中掺杂具有第二导电类型的杂质形成，且彼此分离。用于第一字线的控制栅电极与有源区绝缘，并越过设置在所述源区和漏区之间的有源区延伸。第一存储节点层插入在有源区和控制栅电极之间以存储电荷，且第二存储节点层设置在源区上以存储电阻变化。而且，二极管插入在源区和第二存储节点层之间以整流到源区的电信号。第一位线连接到漏区，并沿有源区的方向延伸。第二位线形成在第二存储节点层上，并沿有源区延伸。第二字线越过有源区延伸，并包括源区和环绕与源区接触的器件隔离层的半导体衬底部分。
在此情形，二极管可以通过堆积具有彼此不同极性的杂质层形成。而且，具有不同极性的杂质层可以包括具有第一导电类型的杂质层和具有第二导电类型的杂质层。
附图说明
通过参照附图详细描述其示范性实施例，本发明的上述及其它优点和特性将变得更明显，其中：
图1是利用二极管作为开关单元的常规非易失性存储器的电路图；
图2是示出了图1的非易失性存储器的结构的平面图；
图3是根据本发明实施例的非易失性存储器的电路图；
图4是根据本发明另一个实施例的非易失性存储器的电路图；
图5是示出了图4的非易失性存储器的结构的平面图；
图6是沿图5的非易失性存储器的线VI-VI’所取的剖视图；和
图7是沿图5的非易失性存储器的线VII-VII’所取的剖视图。
具体实施方式
参照其中示出了本发明示范性实施例的附图，现将更充分地描述本发明。然而，本发明可以很多不同的形式具体实现且不应认为是限于这里所阐明的实施例；相反，提供了这些实施例使得本公开将是全面的和完整的，且将把本发明的概念充分地传达给本领域的技术人员。为了清楚，在附图中夸大了元件。
利用由不同方式操作的不同的开关元件，根据本发明实施例的非易失性存储器通过互相耦合的存储单元构造。因此，非易失性存储器可以命名为混合型。
例如，非易失性存储器可以通过耦合利用晶体管作为开关单元的第一存储单元和利用二极管作为开关单元的第二存储单元构造。而且，第一存储单元可以使用电荷存储型的存储节点，第二存储单元可以使用电阻变化存储型的存储节点。
图3是根据本发明实施例的非易失性存储器的电路图。
参照图3，非易失性存储器包括成对的存储节点N1和N2。第一存储节点N1存储电荷，且耦合到晶体管T。第二存储节点N2存储电阻变化并连接到二极管JD的一端。即，第一存储节点N1和晶体管T组成第一存储单元(未示出)，第二存储节点N2和二极管JD组成第二存储单元(未示出)。
例如，第一存储节点N1可以包括浮置栅极或电荷俘获节点。在此情形，具有第一存储节点N1的第一存储单元可以组成一部分闪存器(flash memorydevice)或硅-氧化物-氮化物-氧化物-硅(SONOS)存储器。第二存储节点N2可以包括其电阻根据结晶状态变化而变化的可变电阻器。在此情形，具有第二存储节点N2的第二存储单元可以组成一部分PRAM或电阻存储器(RRAM)。
更详细地，晶体管T可以包括源极S、漏极D和控制栅极G。例如，晶体管T可以是金属一氧化物一硅场效应晶体管(MOSFET)。MOSFET可以具有本领域技术人员所熟知的结构。
第一存储节点N1可以耦合到晶体管T以根据控制栅极G的操作存储电荷。例如，第一存储节点N1在源极S和漏极D上是浮置的或绝缘的，并在控制栅极G下面。第一存储节点N1和晶体管T的耦合结构可以是近似于典型的闪存器或SONOS存储器的结构。晶体管T控制第一存储节点N1的电荷存储操作，并读出第一存储节点N1的电荷存储状态。即，对于第一存储节点N1，晶体管T作为开关单元。
第一位线BL1连接到漏极D，第一字线WL1连接到控制栅极G。也即，通过控制第一位线BL1和第一字线WL1，可以控制晶体管T。第一位线BL1和第一字线WL1可以在彼此不同的方向上排列，例如排成矩阵。
二极管JD可以调整在一个方向上的电信号流，例如电流。二极管JD的一端连接到第二存储节点N2，且另一端连接到源极S。在图3中，从第二存储节点N2到源极S的电流相应于二极管JD的向前方向。然而，从源极S到第二存储节点N2的电流相应于二极管JD的向后方向。二极管JD允许向前的电流，但禁止向后的电流。即，对于第二存储节点N2，二极管JD作为开关单元。
第二位线BL2连接到相对二极管JD的第二存储节点N2，且第二字线WL2可以连接到源极S。也即，第二位线BL2和第二字线WL2可以控制连续地连接的第二存储节点N2和二极管JD的两端。第二位线BL2和第二字线WL2可以在彼此不同的方向上排列，即排列成矩阵。例如，第一位线BL1和第二位线BL2可以排列成行，第一字线WL1和第二字线WL2可以排列成列。
在根据本发明上述实施例的非易失性存储器中，控制第一位线BL1和第一字线WL1以处理至少2位数据。而且控制第二位线BL2和第二字线WL2以处理2位数据。即，非易失性存储器能够处理至少4位数据。此外，第一存储节点N1是多级(multi-level)可操作的。在此情形，非易失性存储器可以处理至少6位数据。
虽然非易失性存储器具有耦合图1中单个第一存储单元和单个第二存储单元的结构，但是明显的是非易失性存储器可以使用图3中图示的结构为单位，且该单位排列成阵列。
图4是根据本发明另一个实施例的非易失性存储器的电路图.非易失性存储器可以是根据图3的实施例的单位阵列的一个例子.所以，根据另一个实施例的非易失性存储器可以参照图3的描述.两个实施例中相似的参考标号表示相同或相似的元件.
参照图4，排列成一行的第一存储节点对N1和第二存储节点对N2可以组成一个单位。排列成一行的第一存储节点对N1分别耦合到晶体管对T。排列成一行的第二存储节点对N2分别连接到二极管对JD的一端。排列成一行的晶体管T的漏极D彼此连接。各个晶体管T的源极S和二极管JD彼此连接。例如，二极管JD和各个晶体管T的源极S可以向后连接。
例如，第一字线对WL1a和WL1b分别连接到排列在第一行的晶体管对T的栅极G。第一位线对BL1a公共连接到互相连接的漏极D。第二位线BL2a公共连接到排列在第一行的第二存储节点N2。第二字线对WL2a和WL2b分别连接到排列在第一行的晶体管对T的源极S。
这样，第一字线对WL1a和WL1b和单个第一位线BL1a用于控制排列在第一行的第一存储节点对N1。相似地，通过使用第二字线对WL2a和WL2b，以及单个第二位线BL2a，可以控制排列在第一行的第二存储节点对N2。
可以类似于第一行的来控制设置在第二行的第一存储节点对N1和设置在第二行的第二存储节点对N2。在此情形，第一字线对WL1a和WL1b可以公共地连接到排列在相同列上的晶体管T的栅极G。相似地，第二线对WL2a和WL2b可以公共地连接到排列在相同列上的晶体管T的源极S。
设置在第二行上的晶体管对T的漏极D公共连接到另一个第一位线BL1b，且第二存储节点对N2可以连接到另一个第二位线BL2b。因此，第一字线对WL1a和WL1b以及另一个第一位线BL1b用于控制排列在第二行的第一存储节点对N1。相似地，第二字线对WL2a和WL2b以及另一个第二位线BL2b用于控制排列在第二行的第二存储节点对N2。
虽然单位在图4中排列成两行，明显的是根据本发明另一个实施例的非易失性存储器可以包括在多行上放置单位的结构。此外，图4图示了一个单位设置在一行的结构，但明显的是非易失性存储器可以包括在一行上放置多个单位的结构。
图5到7示出的非易失性存储器的结构可以相应于图4中示出的电路配置。更明确地，图6中示出的结构可以相应于图4中示出的非易失性存储器的一个单位的电路配置。
参照图5到7，半导体衬底105包括由器件隔离层110限定的有源区112。例如，半导体衬底105可以包括Si晶片或SiGe晶片。器件隔离层110可以包括绝缘层例如氧化物层。器件隔离层110可以通过在形成在半导体衬底105内部的浅沟槽中填充绝缘层形成。
有源区112可以线性地形成。在此情形，长度方向可以相应于图4的行。图5图示了两行的有源区112，但根据本发明实施例的有源区112不限于这里图示的结构。例如，有源区112可以是多行(未示出)，而且，多行可以在预定部分中互相连接。
参照图6，有源区112包括彼此分隔开的源区115和漏区120。例如，当半导体衬底105掺杂有第一导电类型的杂质时，源区115和漏区120可以掺杂有第二导电类型的杂质。即，当第一导电类型是p型时，第二导电类型可以是n型。
控制栅电极140形成在源区115和漏区120之间的有源区112上，但与有源区112绝缘.控制栅电极140可以在有源区112上越过.在图4中图示的电路图中，控制栅电极140可以同时作为控制栅极G和第一字线WL1.然而，不同于图5中所示的，第一字线(未示出)可以加在控制栅电极140上.
第一存储节点层130可以插入在控制栅电极140和有源区112之间。隧道绝缘层125加在第一存储节点层130和有源区112之间。而且，阻挡绝缘层135还可以加在第一存储节点层130和控制栅电极140之间。这样，第一存储节点层130可以从有源区112和控制栅电极140浮置。例如，第一存储节点层130可以包括多晶硅、氮化硅、纳米晶体、金属点。当第一存储节点层130可以用作电荷俘获层时，第一存储节点层130可以用于多级数据处理。
第二存储节点层170可以设置在源区115上。形成第二存储节点层170以存储电阻变化，其可以包括电阻根据状态变化而变化的可变电阻器。例如，第二存储节点层170可以包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2、或HfO。
二极管152可以插入在源区115和第二存储节点层170之间。二极管152是可以用于调整电流即来自源区115的电信号的开关单元。二极管152可以包括不同极性的掺杂层。例如，二极管152可以包括堆叠n型掺杂层145和p型掺杂层的150的结构。
导电下电极155还可以插入在二极管152和第二存储节点层170之间。为了保证导电下电极155和二极管152之间的欧姆接触，高掺杂p型杂质层或金属硅化层还可以形成在二极管152的p型杂质层上。
第一位线165连接到漏区120，并沿有源区112的方向延伸。如图5中所示，利用位线接触栓160，第一位线165连接到漏区120，并沿在器件隔离层110上的有源区112延伸。第一位线165可以包括导电金属线。
第二位线175形成在第二存储节点层170上，且沿有源区112延伸。第二位线175可以包括导电金属线。如图6中所示，第二位线175可以形成为与第一位线165不同的层。然而，第一位线165和第二位线175可以形成在同一层上。
第二字线117越过有源区112延伸，并包括源区115和环绕与源区115接触的器件隔离层110的部分半导体衬底105。环绕与源区115接触的器件隔离层110的部分半导体衬底105，即，与器件隔离层110底面和侧面接触的部分半导体衬底105，可以通过掺杂第二导电类型的杂质即n型杂质形成。即，第二字线117可以是越过有源区112延伸的杂质层。
层间绝缘层180可以插入在半导体衬底105上的结构之间。虽然层间绝缘层180在图6和7中图示为单个绝缘层，它可以具有堆积多个绝缘层的结构。
就平面而言，根据本发明实施例的非易失性存储器具有与典型的闪存器或SONOS存储器相同的单元面积。例如，单个单元可以具有9.5F2的单元面积。当利用多级单元(MLC)操作系统时，使用第一存储节点层对130可以处理至少2位数据，且使用第二存储节点层对170可以处理至少2位数据。
即，当利用MLC操作系统时，在9.5F2的单元面积中可以处理至少4位数据。结果，大约为2.4F2的单元面积用于处理单元位数据。
因此，根据本发明实施例的非易失性存储器具有用于处理单元位数据的单元面积，该单元面积窄于使用晶体管作为开关单元的常规NOR闪存的4.8F2的单元面积。所以通过使用根据本发明的实施例的非易失性存储器，可以提高数据处理质量
虽然本发明已经具体示出并参照其示范性实施例描述，本领域普通技术人员将会理解的是，在其中所作的在形式和细节方面的各种变化不离开所附权利要求限定的本发明的精神和范围.

Claims (20)

1.一种混合型非易失性存储器，包括：
晶体管，包括源极、漏极和控制栅极；
第一存储节点，耦合到所述晶体管以根据所述晶体管的控制栅极的操作存储电荷；
第一字线，连接到所述晶体管的控制栅极；
第一位线，连接到所述晶体管的漏极；
二极管，具有连接到所述晶体管的源极的一端以整流来自所述晶体管的源极的电信号；
第二存储节点，连接到所述二极管的另一端以存储电阻变化；
第二位线，连接到所述第二存储节点；和
第二字线，连接到所述晶体管的源极。
2.根据权利要求1所述的非易失性存储器，其中所述第一存储节点包括浮置栅极或电荷俘获节点。
3.根据权利要求1所述的非易失性存储器，其中所述第二存储节点包括可变电阻器，其电阻根据结晶状态变化而变化。
4.根据权利要求1所述的非易失性存储器，其中所述第一位线和第一字线在彼此不同的方向上设置，且第二位线和第二字线在彼此不同的方向上设置。
5.根据权利要求4所述的非易失性存储器，其中所述第一位线和第二位线设置在相同的方向，且第一字线和第二字线设置在相同的方向。
6.一种混合型非易失性存储器，包括：
晶体管对，分别包括源极、漏极和控制栅极，各个漏极彼此连接；
第一存储节点对，分别耦合到所述晶体管对以根据所述晶体管对的各个控制栅极的操作存储电荷；
第一字线对，分别连接到所述晶体管对的控制栅极；
第一位线，公共连接到分别连接的所述晶体管对的漏极；
二极管对，分别具有连接到所述晶体管对的源极的一端以整流来自所述晶体管对的源极的电信号；
第二存储节点对，分别连接到所述二极管对的另一端以存储电阻变化；
第二位线，公共连接到所述第二存储节点对；和
第二字线对，分别连接到所述晶体管对的源极。
7.根据权利要求6所述的非易失性存储器，其中所述第一存储节点包括浮置栅极或电荷俘获节点。
8.根据权利要求6所述的非易失性存储器，其中所述第二存储节点包括可变电阻器，其电阻根据结晶状态变化而变化。
9.根据权利要求6所述的非易失性存储器，其中所述第一字线对和第二字线对设置在相同的方向上。
10.根据权利要求9所述的非易失性存储器，其中所述第一字线对和所述第一位线在彼此不同的方向上设置，且所述第二字线对和所述第二位线在彼此不同的方向上设置。
11.一种混合型非易失性存储器，包括：
半导体衬底，具有第一导电类型，包括由器件隔离层限定的有源区；
源区和漏区，分别通过在所述有源区掺杂具有第二导电类型的杂质形成，且彼此分离；
控制栅电极，用于第一字线，与所述有源区绝缘并越过设置在所述源区和漏区之间的有源区延伸；
第一存储节点层，插入在所述有源区和控制栅电极之间以存储电荷；
第二存储节点层，设置在所述源区上以存储电阻变化；
二极管，插入在所述源区和第二存储节点层之间以整流到所述源区的电信号；
第一位线，连接到所述漏区，并沿所述有源区的方向延伸；
第二位线，形成在所述第二存储节点层上，并沿所述有源区延伸；和
第二字线，越过有源区延伸，并包括所述源区和环绕与所述源区接触的所述器件隔离层的部分所述半导体衬底。
12.根据权利要求11所述的非易失性存储器，其中所述第一存储节点层包括多晶硅、氮化硅、纳米晶体或金属点。
13.根据权利要求11所述的非易失性存储器，其中所述第二存储节点层包括Nb2O5、Cr掺杂的SrTiO3、ZrOx、GST(GeSbxTey)、NiO、TiO2、或HfO。
14.根据权利要求11所述的非易失性存储器，其中所述二极管通过堆叠彼此具有不同极性的杂质层形成。
15.根据权利要求14所述的非易失性存储器，其中所述具有不同极性的杂质层包括具有所述第一导电类型的杂质层和具有所述第二导电类型的杂质层。
16.根据权利要求15所述的非易失性存储器，其中所述第一导电类型是p型，且所述第二导电类型是n型。
17.根据权利要求11所述的非易失性存储器，还包括在所述二极管和所述第二存储节点层之间的导电下电极。
18.根据权利要求11所述的非易失性存储器，其中构成所述第二字线的所述半导体衬底部分掺杂有所述第二导电类型的杂质。
19.根据权利要求11所述的非易失性存储器，其中所述第一位线沿在所述器件隔离层上的所述有源区延伸，并通过位线接触栓连接到所述漏区。
20.根据权利要求11所述的非易失性存储器，其中所述第一和第二位线分别包括导电金属层。
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