CN1956336B - 延迟锁定回路系统与相关方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000010354 integration Effects 0.000 claims description 8
- 238000011002 quantification Methods 0.000 claims description 7
- 238000001914 filtration Methods 0.000 claims description 3
- 230000000737 periodic effect Effects 0.000 claims 3
- 238000001514 detection method Methods 0.000 claims 2
- 238000006243 chemical reaction Methods 0.000 abstract description 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 239000000654 additive Substances 0.000 description 5
- 230000000996 additive effect Effects 0.000 description 5
- YBJHBAHKTGYVGT-ZKWXMUAHSA-N (+)-Biotin Chemical compound N1C(=O)N[C@@H]2[C@H](CCCCC(=O)O)SC[C@@H]21 YBJHBAHKTGYVGT-ZKWXMUAHSA-N 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000011084 recovery Methods 0.000 description 4
- FEPMHVLSLDOMQC-UHFFFAOYSA-N virginiamycin-S1 Natural products CC1OC(=O)C(C=2C=CC=CC=2)NC(=O)C2CC(=O)CCN2C(=O)C(CC=2C=CC=CC=2)N(C)C(=O)C2CCCN2C(=O)C(CC)NC(=O)C1NC(=O)C1=NC=CC=C1O FEPMHVLSLDOMQC-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
本发明揭露一种延迟锁定回路系统与相关方法，是用来依据一输入信号以及一参考时钟来产生一已复原时钟的方法，该方法包含有：产生用来表示该输入信号与该已复原时钟间的相位差的一相位误差信号；使用一积分差调制法来依据该相位误差信号产生一第一校正信号；产生一时钟索引，并依据该第一校正信号来更新该时钟索引；延迟该参考时钟以产生该参考时钟的多个延迟版本以作为多个候选时钟；以及依据该时钟索引来自该多个候选时钟中选择其一以作为该已复原时钟。
Description
技术领域
本发明是关于延迟锁定回路，尤指一种用来进行时钟(clock)与数据复原的二阶延迟锁定回路。
背景技术
当欲复原(recover)通过一输入数据信号所传送的数据时，通常需使用一相位锁定电路来追踪(track)该输入数据信号。若该输入数据信号的时钟频率大致维持固定，或仅因噪声影响而产生较小的频率偏移，则锁相回路(phase-locked loop，PLL)或延迟锁定回路(delay-locked loop，DLL)都可用来实现上述的相位锁定电路。然而，当输入数据信号是宽频信号(spread-spectrum signal，例如序列ATA信号)时，由于传统的延迟锁定回路并无法对宽频信号进行追踪，因此只能使用锁相回路来实现上述的相位锁定电路。
然而，虽然锁相回路可用来追踪多种不同的信号，但其本身却面临一些潜在的问题。举例来说，锁相回路一般会于集成电路中占据较大的电路面积，因此其成本会较延迟锁定回路来得更高。另外，锁相回路中会包含有电压控制振荡器(voltage controlled oscillator，VCO)，而电压控制振荡器常会无法避免地累积抖动(jitter)，而导致锁相回路的抗噪声能力(noiseimmunity)会不如延迟锁定回路的抗噪声能力。
发明内容
因此，本发明提供一种可用来追踪宽频信号的二阶延迟锁定回路电路，以解决公知技术所面临的问题。
本发明揭露一种延迟锁定回路系统，用来依据一输入信号以及一参考时钟来产生一已复原时钟。该延迟锁定回路系统包含有：一相位检测器，用来接收该输入信号与该已复原时钟，并产生用来表示该输入信号与该已复原时钟间的相位差的一相位误差信号；一第一校正信号产生器，其包含有一积分差调制器，该第一校正信号产生器系耦接于该相位检测器，用来依据该相位误差信号来产生一第一校正信号；一第二校正信号产生器，耦接于该相位检测器，用来依据该相位误差信号来产生一第二校正信号；一时钟索引产生器，耦接于该第一校正信号产生器与该第二校正信号产生器，用来产生一时钟索引，并依据该第一校正信号与该第二校正信号来更新该时钟索引；一多相位时钟产生器，耦接于该参考时钟，用来延迟该参考时钟以产生该参考时钟的多个延迟版本以作为多个候选时钟；以及一多任务器，耦接于该多相位时钟产生器以及该时钟索引产生器，用来依据该时钟索引来自该多个候选时钟中选择其一以作为该已复原时钟。
本发明还揭露一种用来依据一输入信号以及一参考时钟来产生一已复原时钟的方法。该方法包含有：产生用来表示该输入信号与该已复原时钟间的相位差的一相位误差信号；使用一积分差调制法来依据该相位误差信号产生一第一校正信号；依据该相位误差信号来产生一第二校正信号；产生一时钟索引，并依据该第一校正信号与该第二校正信号来更新该时钟索引；延迟该参考时钟以产生该参考时钟的多个延迟版本以作为多个候选时钟；以及依据该时钟索引来自该多个候选时钟中选择其一以作为该已复原时钟。
附图说明
图1为本发明的二阶延迟锁定回路系统的一实施例示意图。
符号说明：
200 二阶延迟锁定回路系统 210 相位检测器
220 累加器 230 积分差调制器
232 减法器 234 积分器
236 量化器 238 映射单元
240 时钟索引产生器 250 多任务器
260 多相位时钟产生器 270 周期滑移检测器
280 衰减器
具体实施方式
本发明是相关于一延迟锁定回路系统，用来参考一参考时钟CLKref以追踪一输入信号Si。参考时钟的频率为f1，输入信号Si(其可为一目标时钟或一数据信号)的频率则为f2。目标时钟频率f2可以大于或小于参考时钟频率f1，目标时钟的相位则可以领先或落后参考时钟的相位。为了要使用参考时钟CLKref来追踪输入信号Si，本发明采用延迟锁定回路的技术来实现两个校正路径，这两个校正路径系用来补偿参考时钟与目标时钟之间频率与相位上的差异。通过两个校正路径来进行校正，将可产生出一已复原时钟(其频率与相位实质上相同于目标时钟的频率与相位)。之后，即可使用已复原时钟来追踪输入信号Si。
图1为本发明的二阶延迟锁定回路系统的一实施例示意图。本实施例中的二阶延迟锁定回路系统200包含有一相位检测器(phase detector，PD)210、一低通滤波器(其是由一累加器(accumulator)220所实现)、一积分差调制器(Sigma-Delta modulator，SDM)230、一时钟索引产生器(clock indexgenerator)240、一多任务器250、一多相位时钟产生器260、一周期滑移检测器(cycle slip detector)270、以及一衰减器280。相位检测器210是用来检测一输入信号Si与一已复原时钟CLK之间的相位差以产生一相位误差信号Se。相位误差信号Se是用来表示输入信号Si与已复原时钟CLK间的相位差的大小以及方向(领先或落后)。相位误差信号Se经由累加器220进行累加并经由积分差调制器230进行积分与量化以产生一频率校正信号Sc1的路径可视为一频率校正路径。相位误差信号Se经由衰减器280进行衰减以产生一相位校正信号Sc2的路径则可视为一相位校正路径。频率校正信号Sc1与相位校正信号Sc2是输入至时钟索引产生器240以校正用以控制已复原时钟CLK的相位偏移的时钟索引(clock index)。
多相位时钟产生器260是用来依据参考时钟CLKref来产生K个候选时钟CLK1～CLKK提供给多任务器250。候选时钟CLK1～CLKK为参考时钟CLKref的延迟版本，因此每一个候选时钟的频率都相同于参考时钟的频率，而各个候选时钟的相位则彼此不同。
时钟索引产生器240是用来产生一时钟索引(clock index)，并依据频率校正信号Sc1与相位校正信号Sc2来校正时钟索引。当两个校正信号Sc1与Sc2的合等于Δi时，时钟索引产生器240即会将时钟索引自i调整成i+Δi。
依据时钟索引，多任务器250会自K个候选时钟CLK1～CLKK中选出其一来作为已复原时钟CLK。当时钟索引的值等于i时，多任务器250将自K个候选时钟中选择第i个候选时钟CLKi来作为已复原时钟CLK。当时钟索引从i变成i′时，多任务器250则改为自K个候选时钟中选择第i′个候选时钟CLKi，来作为已复原时钟CLK，此一动作将会导致已复原时钟中发生相位偏移(phaseshift)。而K的值则会决定相位偏移的分辨率为何。若参考时钟的周期为T，而K等于32，且32个延迟候选时钟的相位系平均分布于参考时钟的一个周期之内，则前述已复原时钟的相位偏移的分辨率就会是T/32，换句话说，时钟索引从i变成i+1的动作会导致已复原时钟CLK产生T/32的相位延迟，时钟索引从i变成i-1的动作则会导致已复原时钟CLK产生T/32的相位领先。
而K个候选时钟CLK1～CLKK的延迟时间范围(亦即从延迟最少的候选时钟到延迟最多的候选时钟之间)至少涵盖了参考时钟CLKref的一个周期。周期滑移检测器270是用来检测参考时钟CLKref与已复原时钟CLK之间的周期滑移(cycle slip)。当检测到周期滑移时，周期滑移检测器270会通知时钟索引产生器240移除其所检测到的周期滑移。
于一实施例中，累加器220为一8位计数器(counter)，用来执行向上或向下的累加运算。累加器220的输出可以是正的，也可以是负的，其输出的动态范围系介于-127与+127之间，以累计相位误差信号Se来产生一已累加因子(accumulated factor)Sa。
积分差调制器230系用来积分与量化已累加因子Sa。首先，Sa馈入至一减法器232，由减法器232将Sa减去一已量化信号Sq以产生一差值信号Sa′。接下来，一积分器234对差值信号Sa′进行积分以产生一已积分信号St。一量化器236依据三个量化等级来(-128、0、以及+128)来量化已积分信号St以产生已量化信号Sq。接下来，已量化信号Sq则回授至减法器232。一映射单元238用来将已量化信号Sq的三个等级(-128、0、以及+128)分别映射至三个控制等级(-1、0、以及+1)。本实施例中的积分差调制器230是一个一阶积分差调制器。当然，这并非本发明必要的限制条件，积分差调制器230亦可以是二阶或更高阶的积分差调制器。
两个信号间的相位差可以表示成时间的函数，亦即phasediff＝fvt+pv，其中，零阶的项次pv实质上是不随时间变化的，用来代表因为两个信号的相位偏移所导致的相位差异，一阶的项次fvt实质上是会随时间线性变化的，用来代表两个信号的频率偏移所导致的相位差异。为了要参考一参考时钟来追踪一输入时钟，本发明得出参考时钟与输入时钟之间相位与频率的偏移状况，并将之补偿，至于得出并补偿相位与频率偏移的动作，则由两条校正路径依据两个校正信号来据以进行。
衰减器280设置于相位校正路径之上，用来衰减相位校正路径上的相位增益，其中，相位增益定义为已校正的相位偏移以及检测到的相位差之间的比例，已校正的相位偏移指的是依据相位校正讯号Sc2所更新的时钟索引导致已复原时钟CLK所产生的相位偏移，检测到的相位差指的则是相位检测器210检测到输入信号Si与已复原时钟CLK之间的相位差异。举例来说，若输入信号与已复原时钟之间检测出的相位差是T/8，已复原时钟CLK已校正的相位偏移是T/32，则相位增益就是1/4。若相位增益小于1，已复原时钟CLK的相位偏移将不会对于检测出的相位差有太敏锐的反应。如此一来，实时的相位抖动或相位噪声都可被滤除、衰减掉，因此不会对已复原时钟造成影响，故可以提升已复原时钟的稳定度。
在本实施例的频率校正路径中，累加器220会累加检测出的相位差以产生已累加因子Sa(此一因子相当于一频率控制因子，用来控制相位校正的方向以及校正量，以补偿参考时钟CLKref与目标时钟之间的频率偏移)。前述相位校正的方向可以是朝向相位延迟或相位领先的方向，若目标时钟频率大于参考时钟频率，则频率控制因子会是负的。对负的频率控制因子进行积分与量化，积分差调制器230会于数个已复原时钟周期中产生一次负的Sc1，负的Sc1会导致已复原时钟CLK的相位朝向相位领先的方向变化，多次朝向相位领先方向的变化会让已复原时钟频率大于参考时钟频率。若目标时钟频率小于参考时钟频率，则频率控制因子会是正的。对正的频率控制因子进行积分与量化，积分差调制器230会于数个已复原时钟周期中产生一次正的Sc1，正的Sc1会导致已复原时钟CLK的相位朝向相位延迟的方向变化，多次朝向相位延迟方向的变化会让已复原时钟频率小于参考时钟频率。若目标时钟频率依旧小于已复原时钟频率，则相位检测器210会检测出已复原时钟的相位领先于输入信号的相位，而增加频率控制因子，增加的频率控制因子会导致于相同数量个已复原时钟周期中产生更多次正的Sc1，如此一来，会增加更多次朝向相位延迟方向的变化，之后，已复原时钟频率将会变得更小。举例来说，若已累加因子Sa等于32，则每四个参考时钟周期，已累加因子Sa就会被累加至128，让频率校正信号Sc1变成1，而造成一次的相位延迟。若参考时钟的周期为T，相位偏移的步阶大小为T/32，则4个已复原时钟的时间长度将会是4T+T/32，亦即已复原时钟频率会被调整成略小于参考时钟频率。
本发明使用延迟锁定回路的技术来实现时钟复原系统。如此一来，时钟复原系统将可以通过全数字的方式，来追踪参考时钟与目标时钟之间的频率变化以及相位变化，且相较于锁相回路，延迟锁定回路可以节省较多的电路面积。当然，亦可以使用同一个候选时钟产生器来提供所需的候选时钟，以对多个输入信号进行追踪。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
Claims (22)
1.一种延迟锁定回路系统，用来依据一输入信号以及一参考时钟来产生一已复原时钟，该延迟锁定回路系统包含有：
一相位检测器，用来接收该输入信号与该已复原时钟，并产生用来表示该输入信号与该已复原时钟间的相位差的一相位误差信号；
一第一校正信号产生器，其包含有一积分差调制器，该第一校正信号产生器耦接于该相位检测器，用来依据该相位误差信号来产生一第一校正信号；
一第二校正信号产生器，耦接于该相位检测器，用来依据该相位误差信号来产生一第二校正信号；
一时钟索引产生器，耦接于该第一校正信号产生器与该第二校正信号产生器，用来产生一时钟索引，并依据该第一校正信号与该第二校正信号来更新该时钟索引；
一多相位时钟产生器，耦接于该参考时钟，用来延迟该参考时钟以产生该参考时钟的多个延迟版本以作为多个候选时钟；以及
一多任务器，耦接于该多相位时钟产生器以及该时钟索引产生器，用来依据该时钟索引来自该多个候选时钟中选择其一以作为该已复原时钟。
2.如权利要求1所述的延迟锁定回路系统，其中该第一校正信号产生器中的该积分差调制器是用来依据多个预设量化等级来积分及量化一频率控制信号以产生一已量化信号，且该第一校正信号产生器另包含有：
一低通滤波器，用来接收该相位误差信号以产生该频率控制信号；以及
一映射单元，用来将该已量化信号映射至多个控制等级中的一个以产生该第一校正信号。
3.如权利要求1所述的延迟锁定回路系统，该延迟锁定回路系统另包含有一周期滑移检测器，耦接于该时钟索引产生器，用来检测该已复原时钟与该参考时钟之间的周期滑移，并控制该时钟索引产生器来移除其所检测到的周期滑移。
4.如权利要求3所述的延迟锁定回路系统，其中该周期滑移检测器包含有：
一比较器，用来比较该时钟索引与一周期范围值，并于该时钟索引不小于该周期范围值时送出一周期滑移检测信号，该周期范围值表示该已复原时钟与该参考时钟之间的周期滑移；
其中该时钟索引产生器于接收到该周期滑移检测信号后，将该时钟索引减去该周期范围值。
5.如权利要求2所述的延迟锁定回路系统，其中该低通滤波器为一累加器。
6.如权利要求1所述的延迟锁定回路系统，其中该第二校正信号产生器是将该相位误差信号进行衰减以产生该第二校正信号。
7.如权利要求1所述的延迟锁定回路系统，其中一相位增益小于一，该相位增益定义为该已复原时钟因该第二校正信号对该时钟索引所作的更新而发生的一相位偏移，与该输入信号与该已复原时钟之间的一相位差，两者之间的比例。
8.如权利要求2所述的延迟锁定回路系统，其中该积分差调制器为一一阶积分差调制器。
9.如权利要求8所述的延迟锁定回路系统，其中该一阶积分差调制器包含有：
一减法器，用来将该频率控制信号减去一已量化信号以产生一差值信号；
一积分器，用来积分该差值信号以产生一已积分信号；以及
一量化器，用来量化该已积分信号至该多个量化等级的其中之一以产生该已量化信号。
10.如权利要求1所述的延迟锁定回路系统，其中该积分差调制器为一K阶积分差调制器，K为大于1的整数。
11.如权利要求1所述的延迟锁定回路系统，其中该输入信号为一序列ATA信号。
12.如权利要求1所述的延迟锁定回路系统，其中于该参考时钟的该多个延迟版本中，相邻的延迟版本具有相同的相位差。
13.一种用来依据一输入信号以及一参考时钟来产生一已复原时钟的方法，该方法包含有：
产生用来表示该输入信号与该已复原时钟间的相位差的一相位误差信号；
使用一积分差调制法来依据该相位误差信号产生一第一校正信号；
依据该相位误差信号来产生一第二校正信号；
产生一时钟索引，并依据该第一校正信号与该第二校正信号来更新该时钟索引；
延迟该参考时钟以产生该参考时钟的多个延迟版本以作为多个候选时钟；以及
依据该时钟索引来自该多个候选时钟中选择其一以作为该已复原时钟。
14.如权利要求13所述的方法，其中产生该第一校正信号的步骤包含有：
低通滤波该相位误差信号以产生一频率控制信号；
依据多个预设量化等级来积分差调制该频率控制信号以产生一已量化信号；以及
将该已量化信号映射至多个控制等级中的一个以产生该第一校正信号。
15.如权利要求13所述的方法，该方法另包含有：
检测该已复原时钟与该参考时钟之间的周期滑移，并控制该时钟索引以移除其所检测到的周期滑移。
16.如权利要求14所述的方法，其中低通滤波该相位误差信号为累计该相位误差信号。
17.如权利要求13所述的方法，其中该方法是将该相位误差信号进行衰减以产生该第二校正信号。
18.如权利要求13所述的方法，其中一相位增益小于一，该相位增益定义为该已复原时钟因该第二校正信号对该时钟索引所作的更新而发生的一相位偏移，与该输入信号与该已复原时钟之间的一相位差，两者之间的比例。
19.如权利要求14所述的方法，其中该方法是使用一一阶积分差调制器来执行积分差调制该频率控制信号的步骤。
20.如权利要求19所述的方法，其中积分差调制该频率控制信号的步骤包含有：
将该频率控制信号减去一已量化信号以产生一差值信号；
积分该差值信号以产生一已积分信号；以及
量化该已积分信号至该多个量化等级的其中之一以产生该已量化信号。
21.如权利要求13所述的方法，其中该输入信号为一序列ATA信号。
22.如权利要求13所述的方法，其中于该参考时钟的该多个延迟版本中，相邻的延迟版本具有相同的相位差。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/163,679 | 2005-10-27 | ||
| US11/163,679 US7173462B1 (en) | 2005-10-27 | 2005-10-27 | Second order delay-locked loop for data recovery |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1956336A CN1956336A (zh) | 2007-05-02 |
| CN1956336B true CN1956336B (zh) | 2010-12-08 |
Family
ID=37696631
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006101375537A Active CN1956336B (zh) | 2005-10-27 | 2006-10-25 | 延迟锁定回路系统与相关方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7173462B1 (zh) |
| CN (1) | CN1956336B (zh) |
| TW (1) | TWI320265B (zh) |
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| TW200718024A (en) | 2007-05-01 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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