CN1949457A - 制作腔体的方法与缩减微机电元件的尺寸的方法 - Google Patents
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Abstract
本发明公开了一种缩减一微机电元件的尺寸的方法。该方法包括首先提供一单晶硅基底，且单晶硅基底包含有位于该单晶硅基底的正面的一隔膜。接着进行一第一阶段各向异性干蚀刻工艺，由单晶硅基底的背面蚀刻单晶硅基底以形成一对应该隔膜的开口，且单晶硅基底的蚀刻停止于单晶硅基底中的一沿该隔膜的边缘延伸的特定晶面上。随后进行一第二阶段各向异性湿蚀刻工艺，并沿特定晶面蚀刻单晶硅基底直至暴露出隔膜以形成一腔体，且腔体具有一类钻石结构形状。
Description
技术领域
本发明涉及一种利用二阶段蚀刻方式制作腔体的方法，尤其涉及一种利用二阶段蚀刻方式制作具有类钻石结构形状的腔体，和由此有效缩减微机电元件的尺寸的方法。
背景技术
请参考图1，图1为公知压阻式压力敏感元件的示意图。如图1所示，公知压阻式压力敏感元件10包含有一单晶硅基底12、一设于单晶硅基底12的正面的隔膜14、多个形成于隔膜14中的压电阻16、以及一形成于单晶硅基底12的背面的腔体18，其中腔体18的作用在于使隔膜14形成一悬浮结构，由此发挥感测压力的功用。另外，公知压阻式压力敏感元件10的腔体18直接利用一各向异性湿蚀刻工艺蚀刻单晶硅基底12的晶面(1，1，1)来形成，因此腔体18具有一倾斜的侧壁。
由上述可知，公知压阻式压力敏感元件10的尺寸A主要由底部接合尺寸B、晶面投影尺寸C与隔膜尺寸D所决定，明确地说，公知压阻式压力敏感元件10的尺寸A等于二倍底部接合尺寸B加上二倍晶面投影尺寸C加上隔膜尺寸D，换言之，A＝2B+2C+D。然而，晶面投影尺寸C由于公知方法利用各向异性湿蚀刻工艺所造成，其存在对于压阻式压力敏感元件10而言并无实质功用，却浪费了单晶硅基底12的面积而使元件集成度无法提升，进而造成生产成本增加。
发明内容
本发明的一目的在于提供一种利用二阶段蚀刻方式制作腔体的方法与缩减微机电元件的尺寸的方法，以提升元件集成度。
为达上述目的，本发明提供一种利用二阶段蚀刻方式制作一腔体的方法。上述方法包含有：提供一单晶硅基底；决定欲制作的该腔体的一底部；进行一第一阶段各向异性干蚀刻工艺，蚀刻该单晶硅基底以形成一开口，该开口具有一垂直的侧壁且该单晶硅基底的蚀刻停止于一沿该腔体的底部的边缘延伸的一特定晶面；以及进行一第二阶段各向异性湿蚀刻工艺，并沿该特定晶面蚀刻该单晶硅基底直至暴露出该底部以形成该腔体。
为达上述目的，本发明还提供一种缩减一微机电元件的尺寸的方法。上述方法包含有：提供一单晶硅基底，且该单晶硅基底包含有位于该单晶硅基底的一正面的一隔膜；进行一第一阶段各向异性干蚀刻工艺，由该单晶硅基底的一背面蚀刻该单晶硅基底以形成一对应该隔膜的开口，且该单晶硅基底的蚀刻停止于该单晶硅基底中的一沿该隔膜的边缘延伸的特定晶面上；以及进行一第二阶段各向异性湿蚀刻工艺，并沿该特定晶面蚀刻该单晶硅基底直至暴露出该隔膜以形成一腔体，且该腔体具有一类钻石结构形状。
为了使能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与辅助说明用，并非用来对本发明加以限制。
附图说明
图1为公知压阻式压力敏感元件的示意图。
图2至图5为本发明一优选实施例的缩减一微机电元件的尺寸的方法示意图。
附图标记说明
10压阻式压力敏感元件 12单晶硅基底
14隔膜 16压电阻
18腔体 30单晶硅基底
32隔膜 34压电阻
36开口 38腔体
具体实施方式
请参考图2至图5，图2至图5为本发明一优选实施例的缩减一微机电元件的尺寸的方法示意图，其中微机电元件的腔体利用二阶段蚀刻方式制作。另外，本实施例以压阻式压力敏感元件为例说明本发明的方法，且为清楚示出本发明的特征，图中仅绘示出单一压阻式压力敏感元件。如图2所示，首先提供一单晶硅基底30，例如一单晶硅基底，且单晶硅基底30具有一特定晶格方向，例如(1，0，0)。此外，单晶硅基底30的正面包含有一隔膜32，且隔膜32的中包含有多个压电阻34，用以将感应到的压力信号转换为电压信号，其中对于压阻式压力敏感元件而言，压电阻34以惠斯顿电桥方式连接，由此放大电压信号。
此外，隔膜32具有一底部尺寸G，且单晶硅基底32的背面至隔膜32的底部的距离为E，而底部尺寸G与距离E即为欲制作的腔体的底部尺寸与深度。接着计算出一沿隔膜32的底部向外延伸的特定晶面，在此实施例中上述特定晶面为(1，1，1)晶面，并决定一开口尺寸H与开口深度F，其中开口尺寸H略大于隔膜32的底部尺寸G，且开口深度F根据(1，1，1)晶面所决定。如图3所示，随后进行第一阶段各向异性干蚀刻工艺，依据上述开口尺寸H与开口深度F由单晶硅基底30的背面蚀刻单晶硅基底30，以形成一具有垂直侧壁的开口36，其中在本实施例中，第一阶段各向异性干蚀刻工艺可为X光蚀刻工艺或各种等离子体蚀刻工艺，例如反应性离子蚀刻工艺、感应耦合等离子体蚀刻工艺或电子回旋共振等离子体蚀刻工艺等。
如图4所示，接着计算出一后续将进行的第二阶段各向异性蚀刻工艺所欲蚀刻的垂直距离I与水平距离J，其中垂直距离I即等于距离E减去开口深度F，而水平距离J则为于第一阶段各向异性干蚀刻所形成的开口36的侧壁至(1，1，1)晶面的距离。如图5所示，接着进行一第二阶段各向异性蚀刻工艺，继续蚀刻单晶硅基底30，并依据垂直距离I在垂直方向上蚀刻单晶硅基底30直至隔膜34的底部，而依据水平距离J在水平方向上蚀刻单晶硅基底30至(1，1，1)晶面为止，进而形成一类钻石结构形状的腔体38。
在本实施例中，上述第二阶段各向异性蚀刻工艺利用氢氧化钾(potassium hydroxide，KOH)溶液、乙二胺邻苯二酚(ethylenediamine-pyrocatechol-water，EDP)溶液或氢氧化四甲基铵溶液蚀刻液tetramethyl ammonium hydroxide，TMAH)溶液等对由硅材料构成的单晶硅基底30进行蚀刻，而上述溶液的特性在于可精密控制使蚀刻停止于(1，1，1)晶面上，使腔体38形成如上述的类钻石结构形状，同时腔体38的侧壁与单晶硅基底30的背面的夹角约为54.7度。值得说明的是第二阶段各向异性蚀刻工艺也可使用其它具有相同效果的溶液，而不局限于上述所列举的溶液。由上述可知，本发明利用二阶段蚀刻方式制作的腔体38具有类钻石结构形状，且其实际尺寸仅为开口尺寸H加上两倍的水平距离J，因此有效缩减了微机电元件的尺寸，故可有效提高元件集成度。
本发明的优点在于利用二阶段蚀刻方式制作微机电元件的腔体，故可有效提高元件集成度，然本发明制作腔体的方法并不限于制作微机电元件，而可应用于其它制作腔体或沟槽等工艺，另外，微机电元件也不限于上述实施例所公开的压阻式压力敏感元件，而可用于制作各式具有腔体的元件，例如压阻式加速度敏感元件或微型麦克风元件等。
以上所述仅为本发明的优选实施例，凡依本发明的权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。
Claims (14)
1、一种利用二阶段蚀刻方式制作腔体的方法，包含有：
提供一单晶硅基底；
决定欲制作的所述腔体的一底部；
进行一第一阶段各向异性干蚀刻工艺，蚀刻所述单晶硅基底以形成一开口，所述开口具有一垂直的侧壁且所述单晶硅基底的蚀刻停止于一沿所述腔体的所述底部的边缘延伸的一特定晶面；以及
进行一第二阶段各向异性湿蚀刻工艺，并沿所述特定晶面蚀刻所述单晶硅基底直至暴露出所述底部以形成所述腔体。
2、如权利要求1所述的方法，其中，所述腔体具有一类钻石结构形状。
3、如权利要求1所述的方法，其中，所述单晶硅基底的晶格排列方向为(1，0，0)，且所述特定晶面为(1，1，1)晶面。
4、如权利要求1所述的方法，其中，所述第一阶段各向异性干蚀刻工艺为等离子体蚀刻工艺。
5、如权利要求4所述的方法，其中，所述等离子体蚀刻工艺包含有反应性离子蚀刻工艺、感应耦合等离子体蚀刻工艺或电子回旋共振等离子体蚀刻工艺。
6、如权利要求1所述的方法，其中，所述第一阶段各向异性干蚀刻工艺为X光蚀刻工艺。
7、如权利要求1所述的方法，其中，所述第二阶段各向异性湿蚀刻工艺通过氢氧化钾溶液、乙二胺邻苯二酚溶液或氢氧化四甲基铵溶液蚀刻液来完成。
8、一种缩减微机电元件的尺寸的方法，包含有：
提供一单晶硅基底，且所述单晶硅基底包含有位于所述单晶硅基底的一正面的一隔膜；
进行一第一阶段各向异性干蚀刻工艺，由所述单晶硅基底的一背面蚀刻所述单晶硅基底以形成一对应所述隔膜的开口，所述单晶硅基底的蚀刻停止于所述单晶硅基底中的一沿所述隔膜的边缘延伸的特定晶面上；以及
进行一第二阶段各向异性湿蚀刻工艺，并沿所述特定晶面蚀刻所述单晶硅基底直至暴露出所述隔膜以形成一腔体，且所述腔体具有一类钻石结构形状。
9、如权利要求8所述的方法，其中，所述微机电元件包含有一压阻式压力敏感元件。
10、如权利要求8所述的方法，其中，所述单晶硅基底的晶格排列方向为(1，0，0)，且所述特定晶面为(1，1，1)。
11、如权利要求8所述的方法，其中，所述第一阶段各向异性干蚀刻工艺为等离子体蚀刻工艺。
12、如权利要求11所述的方法，其中，所述等离子体蚀刻工艺包含有反应性离子蚀刻工艺、感应耦合等离子体蚀刻工艺或电子回旋共振等离子体蚀刻工艺。
13、如权利要求8所述的方法，其中，所述第一阶段各向异性干蚀刻工艺为X光蚀刻工艺。
14、如权利要求8所述的方法，其中，所述第二阶段各向异性湿蚀刻工艺通过氢氧化钾溶液、乙二胺邻苯二酚溶液或氢氧化四甲基铵溶液蚀刻液来完成。
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