CN103373700B - 用于在半导体基底内部形成空腔的方法 - Google Patents

用于在半导体基底内部形成空腔的方法 Download PDF

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Abstract

一种用于在半导体基底内部形成至少一个空腔的方法包括：从半导体基底表面开始，在至少一个预期的空腔位置处对半导体基底进行干法蚀刻，以便得到至少一个临时空腔。这种方法还包括鉴于后续湿法蚀刻过程在半导体基底表面和该至少一个临时空腔的空腔表面沉积保护材料。另外，这种方法包括至少在该至少一个临时空腔的底部的一个部段处去除保护材料，以便露出该半导体基底。然后，在该至少一个临时空腔的底部的露出的部段处对半导体基底进行电化学蚀刻。用于生产微机械传感器系统的方法已经同样被公开，在微机械传感器系统中采用这种空腔形成方式。此外，还公开了相应的微机电系统（MEMS）。

Description

用于在半导体基底内部形成空腔的方法
技术领域
本发明的实施例可以实现一种用于在半导体基底内部形成至少一个空腔的方法。本发明的其它实施例可以实现微机电系统。
背景技术
一些微机电系统（英文：“microelectromechanical systems”，MEMS），也例如一些微电子装置的高度集成组件需要比较深的空腔、孔洞或者是留空。例如，在MEMS工艺中，真正的MEMS结构通常在半导体基底的第一表面（例如上表面或者是正面）上结构化。根据MEMS组件的类型，可能需要使得也能够从半导体基底的第二表面或者是背面进入这些位于第一表面或者是正面的现有结构，其中该第二表面相对于半导体基底而言与第一表面相对地布置。实例为压力传感器，借助于MEMS工艺在半导体基底的第一表面或者是正面提供压力传感器的膜片，但是第二表面或者是背面还额外需要入口，通过其中该入口可以对膜片施加要测量的压力。其它的实例是声学转换器（扬声器或话筒）和加速度传感器。在用于生产这种类型（传感器和促动器）的MEMS（微机电系统）构件（例如压力传感器和加速度传感器）的硅晶片（通常：由半导体材料构成的晶片）上制造空腔，是MEMS工艺中经常出现的任务。
现在，典型地在高纯硅中借助于各向异性、电化学蚀刻以TMAH（Tetramethylammoniumhydroxid（四甲基氢氧化铵））实现这些空腔。利用TMAH进行蚀刻是湿法化学蚀刻方法。典型地，纯湿法化学蚀刻的空腔按照面积来说具有相对较大的扩张，因为是有选择性地以自然预先给定的54.7°的侧面角（蚀刻预先给定的介于Si<100>与Si<111>面之间的结晶角）进行蚀刻。换言之，可以利用湿法化学蚀刻方法典型地只达到相对较小的纵横比率。纵横比率典型地是指结构深度与其（最小的）侧向扩张尺寸的比值。
所谓的电化学蚀刻也属于湿法化学蚀刻方法。用于根据掺杂材料有选择地去除硅的电化学蚀刻（英文：“Electrochemical Etching”（ECE））是一种用于使蚀刻过程自动化并且有选择地控制的方法。通常，需要激活的pn结，并且两种掺杂材料都可以作为抗蚀刻的材料（“蚀刻停止”）。与各向异性蚀刻方法组合，电化学蚀刻可以用于例如以高精度控制MEMS结构的厚度（例如压阻的压力传感器中的膜片厚度）。为此所需的选择性掺杂区域可以例如通过注入、扩散或外延沉积硅或其它半导体材料来实现。可以在电化学蚀刻过程中以大约0.05μm的精度，也许甚至以大约0.03μm的精度来控制蚀刻深度（并且从而必要时也控制相应的MEMS结构的厚度）。
值得向往的是，提供一种用于在半导体基底内部形成至少一个空腔的方法，该方法将能够以相对较高的精度控制的蚀刻停止的可能性与所形成的空腔能够达到的尽可能大的纵横比率组合在一起。可替换地或者附加地，能够在半导体基底中制成一个或多个空腔是值得向往的，这一个或者多个空腔在表面由（这些）空腔出发具有尽可能小的面积需求。另外，可替换地或附加地值得向往的是，能够以尽可能成本低廉和/或快速的方式在半导体基底中形成一个或多个较深的空腔。
发明内容
这一（这些）目的通过一种根据权利要求1或权利要求13所述的用于在半导体基底中形成至少一个空腔的方法、一种根据权利要求21所述的用于生产微机电系统的方法和一种根据权利要求22所述的微机电系统来实现。
本发明的实施例实现了一种用于在半导体基底内部形成至少一个空腔的方法。这种方法包括：干法蚀刻半导体基底、沉积保护材料、去除保护材料和对半导体基底进行电化学蚀刻。从半导体基底的表面开始，在至少一个预期的空腔位置处对半导体基底进行干法蚀刻，以便得到至少一个临时空腔。鉴于后续的湿法蚀刻过程在半导体基底的表面和至少一个临时空腔的空腔表面处沉积保护材料。去除保护材料时，至少在至少一个临时空腔底部的一个部段处去除保护材料，以便露出该半导体基底。然后在至少一个临时空腔的底部的露出的部段处对该半导体基底进行电化学蚀刻。
本发明的其它实施例可以实现用于在半导体基底内部形成至少一个空腔的方法。这种方法包括在半导体基底的基底表面实施博施过程（Boschprozess），以便形成至少一个临时空腔。此外，这种方法包括在基底表面和至少一个临时空腔的空腔表面实施氧化硅的等离子化学气相沉积。此外，这种方法包括至少在至少一个临时空腔的底部的一个部段处对氧化硅进行各向异性蚀刻。这种方法还包括在使用受电化学控制的pn蚀刻停止的条件下对半导体基底进行电化学、各向异性的蚀刻，其中，至少在至少一个临时空腔的底部的一个部段处进行电化学、各向异性的蚀刻，并且至少一个临时空腔通过这种方式得到加宽。
本发明的其它实施例实现用于生产微机械传感器系统的方法。这种方法包括提供掺杂的半导体基底。然后实现在掺杂的半导体基底内部反掺杂（Umdotieren）至少一个反掺杂的区域，其中至少一个反掺杂的区域位于与半导体基底的基底表面相距确定的深度中。这种方法还包括用于在半导体基底中和在基底表面形成微机电结构而实施结构化过程。设置的微机电结构的至少一部分延伸到反掺杂的区域中。然后，实施前文已经所述的用于在半导体基底内部形成至少一个空腔的方法。生产完成之后，形成的空腔与反掺杂的区域和微机电结构的部分邻接，该部分延伸到反掺杂的区域中。
根据本发明的其它实施例，微机电系统包括具有表面的半导体基底和在该半导体基底中形成的空腔。该空腔的侧壁包括第一部段和距离该基底表面较远的第二部段。第一部段以与表面呈70°至110°之间的第一角度延伸。第二部段以与表面呈40°至65°之间的第二角度延伸。
实施例建立在这样的基础上，即首先进行的各向异性蚀刻过程有利于使要形成的（这些）空腔达到尽可能高的纵横比率或尽可能小的面积需求。然后，这个各向异性的蚀刻过程由电化学蚀刻过程接替，从而为要形成的（这些）空腔的深度提供相对精确的控制。
通过首先应用的干法蚀刻，可以在一定蚀刻深度之内得到基本上垂直的蚀刻侧面（Aetzflanken）或者是侧壁，该蚀刻侧面或侧壁与后续工艺步骤相结合可以减小传感器所需的芯片面积。因此，可以利用较小的总面积来实现半导体构件（例如硅构件）的生产过程。
用于在半导体基底内部形成至少一个空腔的方法还可以包括为半导体基底的干法蚀刻沉积氧化物掩膜。典型地，在干法蚀刻之前沉积氧化物掩膜并使其结构化。在至少一个期望的空腔位置处，例如通过光刻过程，局部去除氧化物掩膜。
半导体基底的干法蚀刻可以包括以下过程中的至少一项：反应离子蚀刻（RIE）、深度反应离子蚀刻（DRIE）和博施过程。这个蚀刻过程通常完全地各向异性，使得通过这些过程形成的（这些）临时空腔得到陡峭的侧壁或者是侧面。同样可以考虑各向异性的蚀刻过程或通常的结构化的过程。
保护材料可以是氧化物，特别是二氧化硅和/或隔离氧化物。通常，保护材料的选择取决于保护材料在后续电化学蚀刻过程中的表现，特别是保护材料是否被电化学蚀刻过程侵蚀得相对较少，反之，基底材料被蚀刻得相对迅速。换言之，可以这样选择保护材料，即充分利用或实现在半导体基底材料和保护材料之间的电化学蚀刻的尽可能高的选择性。
保护材料的沉积可以包括等离子沉积、热氧化物沉积或它们的组合。
去除保护材料可以包括等离子蚀刻。保护材料的等离子蚀刻典型地应各向异性。
在去除保护材料之前，用于在半导体基底内部形成至少一个空腔的方法还可以包括沉积掩膜和使沉积的该掩膜结构化。通过这种方式可以实现只在确定的位置去除保护材料，例如至少在前文所述的、至少一个临时空腔的底部的一个部段处。在实施例中，还可以设计去除基本上位于空腔整个底部的保护材料。因为典型地应增加临时空腔的深度，所以通过去除临时空腔的底部（或者是在临时空腔的底部至少一个部段处）的保护层可以实现的是，即将以这种方式露出来的底部（部段）作为侵蚀面提供用于后续的电化学蚀刻过程。相反，半导体基底的其它没有露出来的表面受保护材料的保护，并且相应地不遭受电化学蚀刻过程。
可以将碱性蚀刻介质用于电化学蚀刻。
电化学蚀刻可以提供蚀刻停止技术，例如通过在半导体基底和存在于蚀刻介质中的电极之间施加电压的方式。
用于形成至少一个空腔的方法还可以包括实施光刻过程和随后的注入，以便在半导体基底内部的深度处形成pn结，其中，该pn结的该深度是至少一个空腔的底部的理想深度的函数。
电化学蚀刻可以包括第一时间段和第二时间段。在第一时间段内，可以升高施加在半导体基底处的电压。在第二时间段内，例如可以使已经达到的电压保持恒定或重新下降。施加在半导体基底上的电压的参考电势通常与位于蚀刻介质中或与蚀刻介质接触的电极有关。电压升高可以与电压数值有关。典型地，在pn结的、与表面相对的一侧将电压施加在基底上，就该表面而言形成空腔。通过这种方式，所施加电压的至少一部分通过该pn结下降。
用于电化学蚀刻的蚀刻介质例如可以包括四甲基氢氧化铵（TMAH）、乙二胺和邻苯二酚（EDP）的水溶液、联氨、氢氧化钾（KOH）或它们的组合。
根据微机电系统的实施例，该系统还可以包括位于半导体基底内部的pn结。在此，该pn结可以布置在或者是位于空腔底部与空腔相反的侧面。然而，pn结基本上也可以在该空腔底部的高度上，也就是说，pn结和空腔底部，从其中一个基底表面测量，基本上处于相同的深度或者是处于相同的深度范围。
空腔侧壁的第一部段相对于半导体基底的表面而言比较靠近表面，空腔从该表面开始延伸和/或伸入半导体基底中。相反，第二部段可以在半导体基底内部更深处。
在第一部段中，空腔侧壁可以具有带有多个彼此重叠的凹进处或缺口的结构。这种结构典型地表示，空腔或者是空腔的第一部段是借助于博施过程形成的。与第一空腔部段的横截面相比，基本上配属于侧壁第二部段的第二空腔部段具有更大的横剖面。
在实施例中，微机电系统包括：传感器、促动器、压力传感器、加速度传感器或机电的转换器（Wandler）。
位于空腔底部与半导体基底的这个表面或另外的表面之间的基底部段能够构成微机电系统的膜片、梁、悬臂或机械质量元件（Masseelement）。为实现确定的功能而装入微机电系统内部的其它结构同样是可以考虑的。
在微机电系统的实施例中，除了有意和/或无意的杂质（掺杂）以及必要时的材料转换（例如局部限制的氧化或氧化层形成）之外，基底可以主要由硅构成。
在实施例中，侧壁至少可以具有例如构成第一侧壁部段和第二侧壁部段之间的过渡的阶梯部或边棱。在第二侧壁部段本身的内部，侧壁也可以具有阶梯部或边棱。
实施例中空腔的纵横比率可以是1.5或以上。
附图说明
以下借助附图对本发明的实施例详细地加以描述。图中示出：
图1是根据实施例用于在半导体基底内部形成至少一个空腔的方法的示意性流程图。
图2是根据其它的实施例用于在半导体基底内部形成至少一个空腔的方法的示意性流程图。
图3以穿过半导体基底的示意性横截面视图示出根据实施例用于形成至少一个空腔的方法。
图4以示意性基底横截面示出根据其它实施例用于形成至少一个空腔的方法。
图5示出利用根据实施例的方法而形成的两个空腔的示意性横截面视图。
图6示出利用根据其它实施例的方法而形成的两个空腔的示意性横截面视图。
图7示出微机电系统的示意性横截面视图，该微机电系统具有覆盖晶片（Abdeck-Wafer）和通道晶片（Zugang-Wafer）。
图8示出传感器装置几何形状的示意性横截面视图。
图9示出在根据实施例用于形成至少一个空腔的方法中形成的四个临时空腔的示意性透视横截面视图。
图10示出利用根据实施例用于形成至少一个空腔的方法形成的两个空腔的示意性透视横截面视图。
图11示出能够利用各种的蚀刻方法或者是蚀刻方法的组合实现的各种蚀刻模型的示意图。
图12以电子显微镜照片示出空腔侧壁上边棱的细节剖面图。
具体实施方式
在以下借助附图对实施例进行阐述之前，需要指出，使用相同或相似的参考标号标注相同的元件或者功能相同的元件，并且不重复描述这些元件。所以，具有相同或相似的参考标号的元件的描述可以彼此交换。实施例的一个或多个特征可以与另一个实施例的一个或多个特征组合或被其代替。
在MEMS工艺中，大部分微机电结构大多在基底表面形成。在此，特别是能够使基底材料自身结构化，而且也可以使其它材料在基底表面沉积并且结构化，使得最终的微机电结构典型地具有层构造。然而此外在有些微机电系统中，还可能需要或适合的是，实现从相反的基底表面到微机电结构的沟道。例如，压力传感器会需要传输通道，要测量的压力通过该传输通道输送给形成微机电构件结构的膜片。在加速度传感器中，可能需要或适合的是，使用于探测加速度的机械质量元件能够偏移得足够远，为此，必须在质量元件周围设计足够大的自由空间，以便不阻碍质量元件的偏移。在这些和其它实例中，可以在半导体基底中设计空腔，该空腔由基底的背面（即，相对于形成微机电结构的表面）成型。
实施例用于在硅晶片（或者一般来说：由半导体材料构成的晶片）上生产空腔，该硅晶片用于形成这种类型（传感器和促动器）的MEMS构件（例如压力传感器和加速度传感器）。为了在MEMS构件的高纯硅体材料中形成这些空腔，在此使用所谓的“组合过程”，该组合过程典型地在不同的工艺设备上依次包括以下工艺步骤：
1.在使用氧化硬掩膜的条件下进行干法蚀刻（DRIE-“Deep reactive ionetching（深度反应离子蚀刻）”/博施过程）
2.沉积隔离氧化物并蚀刻作为后续湿法化学蚀刻侧壁保护体的氧化物-隔离-结构
3.以TMAH进行电化学各向异性的蚀刻
通过开始时（在步骤1中）应用的博施蚀刻，可以得到垂直的蚀刻侧面，直至一定蚀刻深度，该博施蚀刻与两个后续工艺步骤（2.和3.）组合能够减小传感器所需的芯片面积。因此，能够利用较小的总面积实现硅构件（通常为半导体构件）的生产过程。
根据实施例的组合过程，在此处示范性地描述的这个实例中，可以实现4.08mm2的芯片尺寸；目前，具有可比性的结构的MEMS硅传感器面积为6.49mm2（节省面积37%）。能够通过使用博施蚀刻过程来减小传感器构件面积，该博施蚀刻过程提供垂直延伸的蚀刻侧面。根据博施蚀刻的深度（蚀刻过程持续时间），可以进一步减小空腔面积，从而进一步减小硅MEMS传感器构件的面积。在博施蚀刻过程中，蚀刻深度由此是受限制的，即从确定的蚀刻深度开始就不能后接地（nachgeschaltet）实现pn蚀刻，这是因为在于在基底的该深度中已经达到了pn结的空间电荷区（简称RLZ），并且没有实现自身调节的蚀刻停止。
图1示出根据实施例用于在半导体基底内部形成至少一个空腔的方法的示意性流程图。在步骤102中，首先从半导体基底的表面开始，在至少一个期望空腔的位置处对半导体基底进行干法蚀刻，以便得到至少一个临时空腔。干法蚀刻可以包括反应离子蚀刻（英文：“Reactive ion etching”RIE）或深度反应离子蚀刻（英文：“Deep reactive ionetching”，DRIE）。
如图1的流程图中步骤104表明的，然后沉积保护材料。鉴于后续湿法蚀刻过程（步骤108，见下方）在半导体基底表面和在至少一个临时空腔的空腔表面处沉积保护材料。基本上可以在整个面积上并且各向同性地沉积保护材料，使得基底的或至少一个空腔的表面基本上与其取向无关地被保护材料覆盖。在许多情况下，基底材料的氧化物适合作为保护材料。保护材料例如可以是隔离氧化物。在这种情况下，也可以将步骤104称为隔离沉积。具体地，可以将硅烷（Silan）用作保护材料，然而其中，也能够使用其它保护材料并且完全不排斥。
随后，至少在至少一个临时空腔的底部的一个部段处去除保护材料，以便在此露出半导体基底，如图1的示意性流程图中步骤106所示。通过步骤104（沉积保护材料）和106（有选择性地局部去除保护材料）的相互作用，除了在露出的这个/这些部段处，半导体基底几乎在各处都被保护防止后续湿法化学蚀刻过程或者是电化学蚀刻。这个露出的或这些露出的部段可以位于至少一个临时空腔的底部，使得后续湿法化学蚀刻过程或者是电化学蚀刻过程能够在这个/这些位置处去除或侵蚀基底，并且从而在不扩该空腔在表面处的开口的条件下使该空腔更深。这在图1的示意性流程图的步骤108中予以描述，根据该步骤，在至少一个临时空腔的底部的露出的部段处对半导体基底进行电化学蚀刻。根据对电化学蚀刻过程或者是湿法化学蚀刻过程的选择，可能在由电化学的或者是湿法化学蚀刻形成的部段内部或多或少地使空腔显著加宽。空腔的这种加宽与在步骤108中通过对空腔的电化学蚀刻而达到的额外深度成比例。与仅仅以电化学蚀刻为依据形成空腔相比，可以利用根据实施例用于形成至少一个空腔的方法形成空腔，该空腔在深度具有可比性时具有比其它方法更小的侧向扩张。
对于将干法蚀刻的步骤102进行到何种深度和随后根据步骤108通过电化学蚀刻使空腔进一步成型的选择，可以与相应过程或者是要生产的微机电系统的实际情况和要求匹配。对干法蚀刻与电化学蚀刻所占比例的选择，例如可以考虑两个蚀刻过程的不同蚀刻速度以及由此决定的过程持续时间、其成本（鉴于所需的装置和运行成本）以及用于每个晶片的芯片的较高的成品率或者是数量，其可以通过推荐的组合方法达到。如果每个晶片较高成品率的优点比加工晶片可能产生的较高费用占优势，特别是可以考虑尽可能长时间地进行干法蚀刻（步骤102）。这特别取决于，在干法蚀刻过程中可以精确地对蚀刻深度进行调节和控制。干法蚀刻通常应在达到预期的最终空腔深度之前停止，否则，会产生侵蚀甚至破坏微机电结构的风险，该微机电结构位于最终空腔的延长部中或者是位于空腔底部。例如，相对于空腔的最终深度，干法蚀刻的比例可以是三分之二。可替换地，干法蚀刻的比例可以在30%和90%之间，并且特别是具有以下数值：分别相对于要形成的空腔的最终深度为30%、50%、75%、80%或90%。
电化学蚀刻步骤108通常在预先给定的深度自动停止，这通过提供相应的蚀刻停止（例如利用施加了电压的pn结的形式）来实现。
作为可能的应用，实施例提供了显著减小MEMS传感器（例如组合的压力传感器和加速度传感器）构件面积的可能性，以便由此在确定尺寸的晶片上（例如在6英寸晶片或8英寸晶片上）以相应尽可能小的面积布置尽可能多的传感器构件。
在此处作为实例提到的、组合的压力传感器和加速度传感器中，例如可以将焦点放在减小加速度传感器的传感器面积上，该加速度传感器最终应以与其根据面积较大的相应物相同的灵敏度运行。为此，通常力求使传感器的惯性质量尽可能保持不变，因为只有这样才能在最大程度上实现一致的共振频率，传感器利用该共振频率运行。
要实现这一点需采用这样的方式，即，首先借助于博施蚀刻（在使用氧化物硬膜或能够抵抗蚀刻介质的负胶（Negativ-Lack）的条件下）对以光刻形式结构化的晶片背面（晶片材料例如硅）进行剥蚀。通过这种方式可以得到体硅中基本上垂直的蚀刻侧面。凭借间隔技术（等离子或热氧化物沉积，随后进行各向异性的等离子蚀刻），借助于氧化层来保护博施蚀刻而成的空腔的垂直侧壁，并且随后进行的电化学、各向异性的蚀刻（以TMAH、EDP、联氨、KOH或其它常用的碱性蚀刻介质）使蚀刻工作面达到p-基底中现有空间电荷区的深度（电化学蚀刻停止在截止方向上极化的pn结之前-蚀刻介质来自p区域，在n区域方向上停止），该蚀刻工作面最终确定膜片厚度（压力传感器）或者是悬臂厚度（Cantileverdicke）（加速度传感器）。
根据实施方式的方法的特征是与SOI（“Silicon-on-Insulator”（绝缘衬底上的硅））基本材料相比硅基本材料价格低廉。另一种在MEMS传感器结构元件中借助于硅块蚀刻过程（Silizium-Bulk-Aetzverfahren）实现较小结构尺寸的可能性是使用SOI基本材料。然而在此没有应用pn蚀刻停止法，并且从而没有应用组合过程。这一原理大多仅以采用博施蚀刻过程为依据。在此，蚀刻停止在SOI材料的氧化层上实现。因此，由SOI基本材料构成的MEMS产品和使用博施蚀刻法的大多数具有垂直的蚀刻侧面。
所以，实施例基于此处所描述的用于生产MEMS硅传感器构件的以及硅晶片基片上的其它MEMS组件或电子组件的“组合过程”（“Silizium-Micro Machining”（硅微细加工）的变体方案）。可替换地，也可以考虑其它半导体材料。这种技术能够减小所需的晶片面积（特别是硅晶片面积）并相应地减小构件、特别是硅传感器构件的面积（英文：“shrink”）。
实施例包括所描述的用于例如在块状高纯硅（Bulk-Reinstsilizium）<100>中形成空腔结构的工艺步骤：
a）在使用正胶或负胶掩膜的条件下实施博施蚀刻过程（DRIE）
b）对用于保护经博施蚀刻而成的空腔的垂直硅侧壁的、未掺杂的硅玻璃（间隔工艺）进行等离子CVD沉积和各向异性蚀刻
c）以碱性介质利用蚀刻停止技术进行电化学、各向异性蚀刻（在深度剖面中在截止方向上极化的pn结的空间电荷区之前实现蚀刻停止，该pn结例如借助于光刻和注入技术生产而成）
图2示出根据其它可能的实施例用于形成至少一个空腔的方法的示意性流程图。这种方法在步骤202中以在半导体基底的基底表面处实施博施过程作为开始，以便构成至少一个临时空腔。
然后，在基底表面和至少一个临时空腔的空腔表面进行氧化硅（或另一种氧化物）等离子化学气相沉积（英文：“Plasma chemical vapor deposition（CVD）”）。氧化硅通常还在不平行于基底表面延伸的平面上沉积，例如临时空腔的侧壁也是这种情况。氧化硅特别是用作后续蚀刻步骤的保护材料（见步骤208和后续对此所属的描述）。
如图2的示意性流程图的步骤206所示，随后对氧化硅进行各向异性蚀刻，即至少在至少一个临时空腔的底部的一个部段处进行。通过这种方式，去除这一区域内的氧化硅并露出底部的相应部段，也就是说，基底材料在这一位置上不再被二氧化硅覆盖。为了在期望的位置、即至少在（这些）临时空腔底部的一个部段处，在局部有选择地实现对二氧化硅的蚀刻，能够前接于步骤206地预先实现光刻步骤或其它适当的用于形成/去除表面区域掩膜的过程。
用于在半导体基底内部形成至少一个空腔的方法，在对氧化硅进行各向异性蚀刻之后利用对半导体基底的电化学、各向异性蚀刻继续进行，见步骤208。在使用受电化学控制的pn蚀刻停止的条件下实现电化学、各向异性的蚀刻，其中，至少在至少一个临时空腔的底部的一个部段处实现该电化学、各向异性的蚀刻，该部段已事先（步骤206）露出。通过这种方式，使临时的空腔扩大，也就是从具有蚀刻轮廓的临时空腔的底部出发，该蚀刻轮廓表征了所使用的电化学、各向异性的蚀刻方法。例如，空腔的侧壁在由电化学、各向异性的蚀刻形成的部段中与基底表面构成确定的角度，例如在Si<100>与Si<111>面之间54.7°的结晶角。
图3以五幅示意性横截面视图示出所推荐的组合过程的示意图，该横截面视图相应地示出组合过程的中间步骤。
在图3的子图a）以横截面示出基底10。这个基底是p掺杂的，这例如可以通过向此处为硅的晶格中注入硼原子来实现。这种基底在此处示出的实例中假定为硅晶体，该晶体的<100>面构成基底10的主面，即第一表面11和第二表面12。可以注意到，在MEMS工艺中，微机电结构经常事先实现和布置在基底10的、这里称为第二表面12的表面处。在第二表面12处或在其附近，在基底10内部设置了反掺杂区域15。所以，在此处示出的p掺杂的基底10的实例中，反掺杂区域15是n掺杂的。这种反掺杂可以以这种方式来实现，即在反掺杂区域15中，第二掺杂材料的浓度高于第一掺杂材料（此处例如硼）的浓度，其在整个基底10中基本上是均匀的。以这种方式在反掺杂区域15和基底10的其余部分之间构成pn结。在此，反掺杂区域15在图3的实例中是n区域，而基底10的其余部分是p区域。
在图3的子图a）中还示出氧化层20，该氧化层布置在基底10的第一表面11上。如后续示出的氧化层20用作硬膜用于后续要进行的干法蚀刻过程或者是博施过程。
在图3的子图b）中，氧化层20在此期间借助于光刻方法结构化。通过这种方式，基底10的第一表面11在期望空腔的位置暴露出来，并且在期望空腔的位置的外部仍然被氧化物硬膜20覆盖。
在图3的流程的图c）中，在利用正胶或负胶实施博施过程之后，以横截面示出基底10。博施过程形成临时空腔40，其例如可以深300μm，从基底10的第一表面11开始测量。博施过程或其它合适的干法蚀刻过程示出根据实施例用于形成至少一个空腔的方法的第一子过程。临时空腔40分别具有底部41。空腔40还具有侧壁42，该侧壁在此基本上垂直于基底10的第一表面11。
在图3的子图d）中示出了实施氧化物间隔沉积/各向异性的蚀刻之后的状态。首先在基底10的第一表面11和在临时空腔40的表面沉积保护材料30（此处为：氧化物间隔材料）。借助于对保护材料30进行局部各向异性的蚀刻，特别是重新露出临时空腔40的底部41的部段41a。另外，在此处示出的实例中，底部41还具有未露出的部段41b。所沉积的保护材料的厚度可以在0.5μm至10μm之间，例如2.5μm。各向异性的蚀刻基本上完全去除了露出的部段41a中的保护材料30，使得（至少逐段地）露出该临时空腔40的底部41（并且从而露出基底材料）。保护材料的沉积和其（各向异性）蚀刻示出在半导体基底10内部形成空腔的方法的另一个步骤或者是工艺步骤。
在图3的子图e）中以横截面视图示出（各向异性且电化学地）实施pn蚀刻之后的状态，该pn蚀刻示出用于形成空腔的推荐方法的另一个步骤。随后去除氧化层的过程也同样在子图d）和e）的状态之间完成。现已成型的空腔45的侧壁具有第一部段42，该部段已在子图b）和c）之间的干法蚀刻过程中形成。这些部段42延伸通过源自于pn蚀刻的第二部段47。与此相应，空腔45侧壁的第二部段47基本上不必垂直于基底表面11延伸，而是与之构成角度，例如40°至65°之间的角度，例如特别是54.7°。空腔45的侧壁的第一部段42典型地与第一表面11构成在70°和110°之间的角度，特别是在85°和95°之间。
空腔45具有底部46，该底部与反掺杂区域15邻接。因此这出现的是，反掺杂区域15对于pn蚀刻而言描述了蚀刻停止。
本发明的可能的和此处被选为实例的实施方式在压力-和加速度传感器处实现在共同的传感器构件平面上。在此，晶片背面的空腔借助于所描述的组合过程被蚀刻到<100>硅基本材料中。这时，总深度可能会发生变化，通常的蚀刻深度取决于所需的膜片厚度或者是加速度传感器的悬臂的厚度，并且此时在此大约为375μm或者是400μm。蚀刻深度还取决于原始的晶片厚度。
此外，还考虑将两个彼此反并联的弹簧质量系统装入空腔，以便提供所谓的双轴加速度测量系统。在使用根据实施例的组合过程的基础上，这两个结构元件以节省占地空间的方式集成在空腔中，并利用这个过程也结构化。
按照面积，加速度传感器的尺寸较小，因为组合过程能够实现与硅晶片质量厚度相符的质量厚度。
基底10中的反掺杂区域15利用第二掺杂材料成型，通过改变该第二掺杂材料的注入深度，可以为pn蚀刻提供不同的蚀刻停止深度。通过这种方式，例如可以在同一个pn蚀刻过程中生产多个不同深度的空腔。另外，还能够以这种方式使已经形成的空腔45（图3e）的底部46结构化，通过例如设置突起的结构、凹进处或留空。
图4以示意性横截面视图示出根据实施例的工艺流程。与图3相同，还是从基底10开始，该基底借助于注入硼原子而具有p掺杂。例如，可以因此而达到约为3Ωcm的电阻率。层20是氧化物硬掩膜。基底在第二基底表面12附近或者是直接紧靠该基底表面具有反掺杂区域15，所以该区域是n掺杂的。
在图4的子图b）中实施了对氧化物硬掩膜20的光刻，使得在两个预期的空腔位置处去除了氧化物硬掩模20。
在图4的子图b）和c）所示的状态之间实施了博施过程，该过程导致形成具有基本垂直的侧壁42和相应底部41的临时空腔40。例如可以在所谓的AVIZA方法中通过200μm的蚀刻深度来实现博施过程。
图4的子图d）以横截面示出基底10和在此期间实现的结构，据此，在临时空腔40的侧壁上布置了保护材料430。这例如可以通过聚合物沉积来实现。沉积的聚合物或者是保护材料430的厚度可以在150nm至500nm之间，并且同样结束于AVIZA反应器中。可以注意到，事先实施的博施过程典型地总归在逐渐形成的临时空腔40的侧壁上设置聚合物沉积。
该方法接下来继续进行pn蚀刻（电化学蚀刻），由此使临时空腔40特别在深度方面扩大为最终的空腔45。在此，临时空腔40的侧壁42借助于倾斜延伸的侧壁部段47继续至反掺杂区域15。达到反掺杂区域15时，pn蚀刻停止，并且最终的空腔45在这个位置具有空腔底部46。
图5示出两个空腔的示意性横截面视图，这两个空腔是借助于根据实施例的方法而形成。这些空腔具有从基底表面开始的总深度d，这两个空腔从此开始向基底中延伸。在基底表面上，空腔具有侧向扩张w。直至深度d1，空腔的侧壁相对于基底表面保持大约95°的角。因此，空腔随着深度增加而略微地扩大。如果没有最佳地设置博施过程就会导致这种扩大。必须精确地彼此设置聚合物沉积率和硅蚀刻率，以便得到垂直的侧面。然而要注意的是，只有少量的应用需要（近乎）精确垂直的侧面。对于许多其它应用来说，如果能够形成近似垂直的侧面（例如具有在80°和100°之间的角度）就足够了。侧向扩张在深度为d1时达到最大值w1。相应于深度d1的部段典型地出自于实施干法蚀刻法或者是博施蚀刻过程。从深度d1开始，空腔的侧向扩张随着深度增加而减小，并最终在空腔底部达到数值w2。在d1至d的深度范围内，空腔侧壁与基底表面形成在40°和65°之间的角度。可以注意到，右侧空腔的底部具有能够用于微机电结构的结构。
与图5相比，图6示出穿过两个空腔的示意性横截面，这两个空腔是借助于组合过程形成，然而在干法蚀刻与电化学蚀刻之间并不沉积保护材料。另外，通过干法蚀刻过程和电化学蚀刻过程所形成的深度的比例与图5所示的实例不同。特别是在图6所示的实例中，电化学蚀刻占优势，而图5中则相反，干法蚀刻占优势。因为临时空腔的侧壁在电化学蚀刻期间没有受到保护材料的保护，所以这些侧壁也会被电化学蚀刻侵蚀。空腔在深度d1时具有其最大侧向扩张w1。在这个位置上，两个空腔之间剩余的壁厚已经相对较小。因此，在使用形成图6所示空腔的过程时，尽管布置在相应空腔底部区域中的微机电结构完全会允许侧向间隔的这种减小，两个空腔之间的侧向间隔还是无法进一步减小。可以注意到，博施蚀刻过程大约实施到2x d1的深度。与图5中的配置相比，图6所示配置中的w1/w2比例较大，这导致，根据图6的配置中的侧向面积利用情况比较图5中更加不利。如果完全去掉开头的干法蚀刻或者是开头的博施过程并且只借助于pn蚀刻形成空腔，则可以实现的面积利用情况甚至会更加不利。
图7示出穿过微机电系统的示意性横截面视图，该微机电系统具有由三个晶片构成的层结构。主晶片710像三明治一样布置在通道晶片780与覆盖晶片790之间。图7示出的结构构成组合的压力传感器和加速度传感器。为此，主晶片710具有对压力敏感的膜片760，该膜片与空腔745底部746邻接。借助于根据至少几个实施例用于形成空腔的方法形成空腔745。在对压力敏感的膜片760与空腔745相对的一侧，覆盖晶片790具有空腔791，该空腔用作压力测量的压力室或者是基准压力室。为此，主晶片710和覆盖晶片790至少在空腔791范围内以气密形式彼此连接。在通道晶片780中设有沟道781，该沟道通向空腔745，并将这个空腔与压力传感器的周围环境相连接，使得使周围环境中居支配地位的压力能够作用在膜片760上，并在必要时使该膜片变形。膜片760中可能包含埋入式电阻761，配置该电阻的目的是将由压力决定的膜片变形转化为电阻变化，可以通过电的方式对该电阻变化进行分析。膜片760的厚度可以在例如5μm至20μm，特别是10μm，其中这些数值仅仅是示例性的，并且绝不限于此。
在压力传感器右侧，设计了微机电传感器系统的加速度传感器部件。
覆盖晶片790借助于阳极（晶片）压焊（Bonden）795与主晶片710连接。
加速度传感器具有质量块750，该质量块通过悬臂（Kragarm）751与主晶片710的基底连接。悬臂751在其面向空腔745的一侧由空腔底部746限定边界。由于悬臂的悬挂作用，质量块750可以摆动，并且从而能够对加速度做出反应。可以借助于表面电阻748来测量悬臂751的变形。另一个空腔745设置在质量块750右侧。这另一个空腔745通过主晶片710，直到其达到设计在覆盖晶片790中的空腔791中的一个。位于质量块750左侧和右侧的空腔745也和设计在通道晶片780中的空腔782连接。
经过组合的压力传感器和加速度传感器的电连接通过主触点702和埋入式水平引线704来实现。例如，主晶片710的厚度可以是大约400μm，覆盖晶片和通道晶片790，780的厚度约为350μm。
在图7中还可以识别出，主晶片710中的空腔745具有侧壁，该侧壁具有第一部段和第二部段。第一部段基本上垂直于主晶片710的表面延伸。相反，侧壁的第二部段与主晶片710的表面以不垂直的角度延伸。这特别是对加速度传感器的质量块750有利，因为，与之前的方法相比，质量块能够保持具有可比性的侧向尺寸，然而同时还能充分利用整个晶片厚度。由此，元件750的质量增加，或者在质量基本保持不变时可以选用较小的侧向尺寸。
图8示例性地示出传感器装置的几何尺寸，图7的装置集成在该传感器装置中。传感器装置具有壳体809和接头804a，804b。在壳体内部，布置了图7所示的结构和控制芯片和/或分析芯片800。芯片800借助于电连接806，807与其中一个触点804b和与主晶片710的主触点702（图7）连接。图7中示出的装置封装在壳体809内部，如通过封装体808所示。通道晶片780的通道沟道781利用孔洞881进行联通，该孔洞设计在壳体809中。接触体804a与接触体804b电绝缘，并且例如是接地连接。可以注意到，除了此处示出的两个接触体804a，804b，还可以设计其它接触体，以便为传感器装置供电并且能够引出测量过的信号。
图9示出四个临时空腔的示意性透视横截面视图。在此，这四个临时空腔具有矩形的平面图，其中，然而也可以考虑其它形状。临时空腔的侧壁与基底表面之间的夹角略大于90°。
图10示出两个最终的空腔的示意性透视的横截面视图，该空腔是在没有聚合物沉积的氧化物硬掩膜结构化之后借助于博施蚀刻，以及（在去除胶之后）借助于pn蚀刻形成。如同已经结合图6所述的那样，缺少聚合物沉积导致的结果是，在博施蚀刻期间形成的临时空腔的侧壁在后续的pn蚀刻期间不受保护。由此，原来几乎垂直的表面侧壁部段有一部分会被蚀刻掉，直到达到有效地作为蚀刻停止而起作用的<111>晶面。
在右侧空腔的底部中，可以看到指示加速度传感器质量元件750（见图7）的结构。
图11示出蚀刻模型的示意图，可以借助于不同的蚀刻方法或不同的蚀刻方法的组合来实现该蚀刻模型。假设应形成具有深度d的空腔，并且整个蚀刻方法或者是蚀刻方法的组合可以将基底表面作为相同的侵蚀面。
首先考虑可以借助于pn蚀刻实现的蚀刻模型。基于相对平坦延伸的侧壁，所形成的空腔的横截面随着深度增加而减小。在图11中示出的实例中，利用pn蚀刻形成的空腔在深度为d时只有非常小的侧向扩张。
此外，图11还示出两个由博施蚀刻和pn蚀刻构成的不同组合过程的蚀刻模型。这两个组合过程的区别在于其博施蚀刻所占的比例。
在第一组合过程中，首先借助于博施过程以深度dBosch1蚀刻临时的空腔。因此，博施蚀刻所占比例为dBosch1/d。在第二变体方案中，博施蚀刻所占比例较高，使得以这种方式形成的临时空腔的深度dBosch2>dBosch1（在这种情况下，博施蚀刻所占比例=dBosch2/d）。
在两种情况下，接下来都要进行pn蚀刻。此时，可以区分两种情况：在第一种情况中，临时空腔的侧壁在pn蚀刻期间受相应保护材料保护，并且因此而基本不被侵蚀。在第二种情况中，侧壁在pn蚀刻期间不受保护，并且因此同样会发生变化，这导致这一区域中的空腔加宽。
作为实例还设定了以下数值：d=400μm，dBosch1=200μm且dBosch2=300μm。要强调的是，须将下文给出的数值看作实例。
图11示出，借助于第一组合过程，空腔在其底部的侧向延伸与仅仅经过pn蚀刻的空腔相比可以增大的数值为2wA。结合上面给出的数值实例，wA=140μm。在第二组合过程（博施蚀刻直到深度dBosch2）的情况下，最终的空腔的底部与仅仅经过pn蚀刻的空腔相比甚至增大为2(wA+wB)。
结合上面给出的数值，wB在这种情况下例如为72μm。
恰好在MEMS工艺中，空腔底部所需的侧向延伸确定了空腔尺寸，特别是空腔的最大侧向延伸。图11示出，尽可能高的博施蚀刻比例在这一方面会带来好处。在实践中，通常力求在博施蚀刻和pn蚀刻的不同的装置成本和过程成本以及可以实现的更好的面积利用情况之间找到折衷办法。另外，要注意的是，与博施蚀刻相比，pn蚀刻典型地提供能够更好地控制的蚀刻停止，并且从而允许更加精确地制造MEMS结构。
在第一组合过程中，空腔底部的侧向延伸比利用博施蚀刻形成的临时空腔的侧向延伸小2(wB+wC)。再次结合上面给出的数值，wC在此为68μm。
图11还示出，当侧壁在pn蚀刻期间没有受到适当保护材料的保护时，临时空腔的侧壁在pn蚀刻期间的变化。在第一组合过程（直到dBosch1的博施蚀刻）中，空腔在侧向方向上扩大了2wD，其中该wD结合上面给出的数值为72μm。在第二组合过程（直到dBosch2的博施蚀刻）中，最大侧向延伸相对于临时空腔的侧向延伸扩大2(wD+wE)，在假设上面给出的数值的情况下，其中该wE为32μm。
下表总结了图11所示尺寸的示例性数值。
d 400μm
dBosch1 200μm
dBosch2 300μm
wA 140μm
wB 72μm
wC 68μm
wD 72μm
wE 32μm
图12示出空腔侧壁上部边缘的细节横截面视图（或者，在发生相应变化的情况下，作为线条图的示意性细节横截面视图）的电子显微镜照片，其中，基底10的表面和侧壁上能看出保护材料30。如在图12中所示，将保护材料30的保护氧化物厚度选定为大约2500nm。典型地，必须这样选定厚度，即在临时空腔40的底部和下角处有足够的保护氧化物厚度，以便在后续的等离子蚀刻过程中避免对下角或侧壁的表面蚀刻。层30的保护氧化物厚度不一致：侧壁上的保护氧化物厚度比基底顶面上薄。在基底顶面11上，在保护氧化层30和硅基底10之间有氧化层20（也比较图3）。为了更加明确地展示，图12中以虚线示出基底10、氧化层20和保护氧化层30之间的界限。
尽管已经结合装置描述了一些方面，但这些方面还是对相应方法的描述，这一点是不言而喻的，所以，装置的组块或结构元件还设计作为相应的方法步骤或作为方法步骤的特征。与此类似，结合方法步骤或作为方法步骤描述的方面也描述了相应装置的相应组块或细节或特征。个别的或所有方法步骤可以通过硬件仪器（或在使用硬件仪器的条件下），例如微处理器、可编程的计算机或电子电路来实施。在一些实施例中，一些或多个最重要的方法步骤可以通过这种仪器来实施。
以上描述的实施例只是说明了本发明的原理。在此描述的装置和细节的修改和变体方案对于其它专业人员来说是可以理解的，这一点不言而喻。所以，将本发明设计为只受权利要求书的保护范围限制，而不受根据实施例的描述和说明阐述了的特定细节限制。
从前文详细的描述中可以看出，已经对实施例中的各种特征共同编组。这种公开方式不应被理解为这样的意图，即所要求的实施例需要比相应权利要求中所明确提到的更多的特征。更确切地说，有独创性的内容可能会出现在单独公开的实施例的部分特征中。因而，权利要求书应列入描述中，其中，每个权利要求自身可以作为一个单独的实施例。尽管每个权利要求自身可以作为单独的实施例，还是要说明的是，即-虽然从属权利要求可以在各个权利要求中涉及具有一个或多个权利要求的特定组合-其它实施例也可以包括或者含有这个从属权利要求与任何其它从属权利要求的主题的组合或任何特征与其它从属和独立权利要求的组合。在此，只要没有明确表示要采用特定组合，就推荐前面所述的这种组合。另外也可以考虑的是，即使权利要求自身不直接取决于独立权利要求，权利要求的特征也可以列入任何其它独立权利要求中。
此外，需要说明的是，在描述或权利要求中公开的方法可以通过装置来实现，该装置具有用于实施这一方法的相应步骤或行为的工具。
此外，在一些实施例中，单个步骤/行为可以被划分为多个子步骤或包含多个子步骤。这种子步骤可以包含在单个子步骤的公开内容中并且是单个子步骤的公开内容的一部分。

Claims (66)

1.一种用于在半导体基底内部形成至少一个空腔的方法，所述方法包括：
从所述半导体基底表面开始，在至少一个预期的空腔位置处对所述半导体基底进行干法蚀刻，以便得到至少一个临时空腔；
鉴于后续湿法蚀刻过程在所述半导体基底表面和所述至少一个临时空腔的空腔表面处沉积保护材料；
至少在所述至少一个临时空腔的底部的一个部段处去除所述保护材料，以便露出所述半导体基底；和
在所述至少一个临时空腔的所述底部的露出的所述部段处对所述半导体基底进行电化学蚀刻，其中，通过所述电化学蚀刻，所形成的空腔的侧向扩张随着深度增大而先增大后减小。
2.根据权利要求1所述的方法，还包括：在所述干法蚀刻之前，为所述半导体基底的所述干法蚀刻沉积氧化物掩膜。
3.根据权利要求1或2所述的方法，其中，所述干法蚀刻包括以下过程中的至少一项：反应离子蚀刻(RIE)、深度反应离子蚀刻(DRIE)和博施过程。
4.根据权利要求1或2所述的方法，其中，所述保护材料是氧化物。
5.根据权利要求4所述的方法，其中，所述氧化物是氧化硅。
6.根据权利要求4所述的方法，其中，所述氧化物是隔离氧化物。
7.根据权利要求3所述的方法，其中，所述保护材料是氧化物。
8.根据权利要求7所述的方法，其中，所述氧化物是氧化硅。
9.根据权利要求7所述的方法，其中，所述氧化物是隔离氧化物。
10.根据权利要求1或2所述的方法，其中，所述保护材料的所述沉积包括等离子沉积、热氧化物沉积或等离子沉积和热氧化物沉积的组合。
11.根据权利要求8所述的方法，其中，所述保护材料的所述沉积包括等离子沉积、热氧化物沉积或等离子沉积和热氧化物沉积的组合。
12.根据权利要求9所述的方法，其中，所述保护材料的所述沉积包括等离子沉积、热氧化物沉积或等离子沉积和热氧化物沉积的组合。
13.根据权利要求1或2所述的方法，其中，所述保护材料的所述去除包括等离子蚀刻。
14.根据权利要求11所述的方法，其中，所述保护材料的所述去除包括等离子蚀刻。
15.根据权利要求12所述的方法，其中，所述保护材料的所述去除包括等离子蚀刻。
16.根据权利要求1或2所述的方法，所述方法在所述保护材料的所述去除之前还包括沉积掩膜和使沉积的所述掩膜结构化。
17.根据权利要求14所述的方法，所述方法在所述保护材料的所述去除之前还包括沉积掩膜和使沉积的所述掩膜结构化。
18.根据权利要求15所述的方法，所述方法在所述保护材料的所述去除之前还包括沉积掩膜和使沉积的所述掩膜结构化。
19.根据权利要求1或2所述的方法，其中，为所述电化学蚀刻使用碱性蚀刻介质。
20.根据权利要求17所述的方法，其中，为所述电化学蚀刻使用碱性蚀刻介质。
21.根据权利要求18所述的方法，其中，为所述电化学蚀刻使用碱性蚀刻介质。
22.根据权利要求1或2所述的方法，其中，所述电化学蚀刻提供蚀刻停止技术。
23.根据权利要求20所述的方法，其中，所述电化学蚀刻提供蚀刻停止技术。
24.根据权利要求21所述的方法，其中，所述电化学蚀刻提供蚀刻停止技术。
25.根据权利要求1或2所述的方法，还包括：实施光刻过程和随后的注入，以便在所述半导体基底内部的深度处形成pn结，其中，所述pn结的所述深度是所述至少一个空腔的底部理想深度的函数。
26.根据权利要求23所述的方法，还包括：实施光刻过程和随后的注入，以便在所述半导体基底内部的深度处形成pn结，其中，所述pn结的所述深度是所述至少一个空腔的底部理想深度的函数。
27.根据权利要求24所述的方法，还包括：实施光刻过程和随后的注入，以便在所述半导体基底内部的深度处形成pn结，其中，所述pn结的所述深度是所述至少一个空腔的底部理想深度的函数。
28.根据权利要求1或2所述的方法，其中，所述电化学蚀刻包括第一时间段和第二时间段，在其中所述第一时间段内，施加在所述半导体基底上的电压升高。
29.根据权利要求26所述的方法，其中，所述电化学蚀刻包括第一时间段和第二时间段，在其中所述第一时间段内，施加在所述半导体基底上的电压升高。
30.根据权利要求27所述的方法，其中，所述电化学蚀刻包括第一时间段和第二时间段，在其中所述第一时间段内，施加在所述半导体基底上的电压升高。
31.根据权利要求1或2所述的方法，其中，用于所述电化学蚀刻的蚀刻介质包括四甲基氢氧化铵(TMAH)、乙二胺和邻苯二酚(EDP)的水溶液、联氨、氢氧化钾(KOH)或上述物质的组合。
32.根据权利要求29所述的方法，其中，用于所述电化学蚀刻的蚀刻介质包括四甲基氢氧化铵(TMAH)、乙二胺和邻苯二酚(EDP)的水溶液、联氨、氢氧化钾(KOH)或上述物质的组合。
33.根据权利要求30所述的方法，其中，用于所述电化学蚀刻的蚀刻介质包括四甲基氢氧化铵(TMAH)、乙二胺和邻苯二酚(EDP)的水溶液、联氨、氢氧化钾(KOH)或上述物质的组合。
34.一种用于在半导体基底内部形成至少一个空腔的方法，所述方法包括：
在所述半导体基底的基底表面实施博施过程，以便形成至少一个临时空腔；
在所述基底表面和所述至少一个临时空腔的空腔表面实施氧化硅的等离子化学气相沉积；
至少在所述至少一个临时空腔的底部的一个部段处对所述氧化硅进行各向异性的蚀刻；和
在使用受电化学控制的pn蚀刻停止的条件下，对所述半导体基底进行电化学、各向异性的蚀刻，其中，至少在所述至少一个临时空腔的所述底部的所述部段处进行所述电化学、各向异性的蚀刻，并通过这种方式加宽所述至少一个临时空腔，其中，通过所述电化学蚀刻，所形成的空腔的侧向扩张随着深度增大而先增大后减小。
35.根据权利要求34所述的方法，还包括：在所述博施过程之前为所述博施过程沉积氧化掩膜。
36.根据权利要求34或35所述的方法，其中，所述氧化硅的各向异性的所述蚀刻包括等离子蚀刻。
37.根据权利要求34或35所述的方法，还包括：在所述氧化硅的各向异性的所述蚀刻之前沉积掩膜，并且使沉积的所述掩膜结构化。
38.根据权利要求36所述的方法，还包括：在所述氧化硅的各向异性的所述蚀刻之前沉积掩膜，并且使沉积的所述掩膜结构化。
39.根据权利要求34或35所述的方法，其中，为电化学、各向异性的所述蚀刻使用碱性蚀刻介质。
40.根据权利要求38所述的方法，其中，为电化学、各向异性的所述蚀刻使用碱性蚀刻介质。
41.根据权利要求34或35所述的方法，还包括：实施光刻过程和随后的注入，以便在所述半导体基底内部的深度形成pn结，其中，所述pn结的所述深度是根据所述至少一个空腔的底部的理想深度而选定的。
42.根据权利要求40所述的方法，还包括：实施光刻过程和随后的注入，以便在所述半导体基底内部的深度形成pn结，其中，所述pn结的所述深度是根据所述至少一个空腔的底部的理想深度而选定的。
43.根据权利要求34或35所述的方法，其中，电化学、各向异性的所述蚀刻包括第一时间段和第二时间段，在所述第一时间段内，施加在所述半导体基底上的电压升高。
44.根据权利要求42所述的方法，其中，电化学、各向异性的所述蚀刻包括第一时间段和第二时间段，在所述第一时间段内，施加在所述半导体基底上的电压升高。
45.根据权利要求34或35所述的方法，其中，用于电化学、各向异性的所述蚀刻的蚀刻介质包括四甲基氢氧化铵(TMAH)、乙二胺和邻苯二酚(EDP)的水溶液、联氨、氢氧化钾(KOH)或上述物质的组合。
46.根据权利要求44所述的方法，其中，用于电化学、各向异性的所述蚀刻的蚀刻介质包括四甲基氢氧化铵(TMAH)、乙二胺和邻苯二酚(EDP)的水溶液、联氨、氢氧化钾(KOH)或上述物质的组合。
47.一种用于生产微机械传感器系统的方法，具有以下特征：
提供掺杂的半导体基底；
在掺杂的所述半导体基底内部反掺杂至少一个反掺杂的区域；和
在所述半导体基底中和在基底表面用于生产微机电结构而实施结构化的过程，其中，设置的所述微机电结构的至少一部分延伸到所述反掺杂的区域中；和
实施根据权利要求1至46中任一项所述的用于在所述半导体基底内部形成至少一个空腔的方法，其中，所述空腔与所述反掺杂的区域和所述微机电结构的所述部分邻接，所述部分延伸到所述反掺杂的区域中。
48.一种微机电系统，包括：
具有表面的半导体基底；
根据权利要求1至46中任一项所述的方法在所述半导体基底中形成的空腔，其中，所述空腔的侧壁包括第一部段和距离所述基底的所述表面较远的第二部段，其中，所述第一部段以与所述表面呈70度至110度之间的第一角度延伸，并且所述第二部段以与所述表面呈40度至65度之间的第二角度延伸。
49.根据权利要求48所述的微机电系统，还包括位于所述半导体基底内部、处在所述空腔的底部与所述空腔相对的一侧的pn结。
50.根据权利要求48或49所述的微机电系统，其中，所述空腔的所述侧壁的所述第一部段相对于所述半导体基底的所述表面而言更靠近表面，并且所述第二部段在所述半导体基底内部的位置较深。
51.根据权利要求48或49所述的微机电系统，其中，所述微机电系统包括：传感器、促动器或机电的转换器。
52.根据权利要求51所述的微机电系统，其中，所述传感器是压力传感器或加速度传感器。
53.根据权利要求50所述的微机电系统，其中，所述微机电系统包括：传感器、促动器或机电的转换器。
54.根据权利要求53所述的微机电系统，其中，所述传感器是压力传感器或加速度传感器。
55.根据权利要求48或49所述的微机电系统，其中，在所述空腔的所述底部与所述半导体基底的所述表面或另外的表面之间的基底部段构成所述微机电系统的膜片、梁、悬臂或机械质量元件。
56.根据权利要求53所述的微机电系统，其中，在所述空腔的所述底部与所述半导体基底的所述表面或另外的表面之间的基底部段构成所述微机电系统的膜片、梁、悬臂或机械质量元件。
57.根据权利要求54所述的微机电系统，其中，在所述空腔的所述底部与所述半导体基底的所述表面或另外的表面之间的基底部段构成所述微机电系统的膜片、梁、悬臂或机械质量元件。
58.根据权利要求48或49所述的微机电系统，其中，所述基底主要包括硅。
59.根据权利要求56所述的微机电系统，其中，所述基底主要包括硅。
60.根据权利要求57所述的微机电系统，其中，所述基底主要包括硅。
61.根据权利要求48或49所述的微机电系统，其中，所述侧壁具有阶梯部。
62.根据权利要求59所述的微机电系统，其中，所述侧壁具有阶梯部。
63.根据权利要求60所述的微机电系统，其中，所述侧壁具有阶梯部。
64.根据权利要求48或49所述的微机电系统，其中，所述空腔的纵横比率至少为1.5。
65.根据权利要求62所述的微机电系统，其中，所述空腔的纵横比率至少为1.5。
66.根据权利要求63所述的微机电系统，其中，所述空腔的纵横比率至少为1.5。
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Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102012210049A1 (de) * 2012-06-14 2013-12-19 Robert Bosch Gmbh Hybrid integriertes Bauteil und Verfahren zu dessen Herstellung
DE102012219465A1 (de) * 2012-10-24 2014-04-24 Robert Bosch Gmbh Verfahren zum Herstellen einer Kappe für ein MEMS-Bauelement und hybrid integriertes Bauteil mit einer solchen Kappe
US9136136B2 (en) 2013-09-19 2015-09-15 Infineon Technologies Dresden Gmbh Method and structure for creating cavities with extreme aspect ratios
DE102014200380A1 (de) * 2014-01-13 2015-07-16 Robert Bosch Gmbh Herstellungsverfahren für ein mikromechanisches Bauteil und mikromechanisches Bauteil
JP2015141107A (ja) * 2014-01-29 2015-08-03 セイコーエプソン株式会社 物理量センサー、物理量センサーの製造方法、圧力センサー、高度計、電子機器および移動体
US9610543B2 (en) 2014-01-31 2017-04-04 Infineon Technologies Ag Method for simultaneous structuring and chip singulation
JP2015175833A (ja) * 2014-03-18 2015-10-05 セイコーエプソン株式会社 物理量センサー、高度計、電子機器および移動体
CN105645348A (zh) * 2014-11-26 2016-06-08 无锡华润上华半导体有限公司 Mems硅膜的制造方法
GB2533084A (en) * 2014-12-02 2016-06-15 Melexis Tech N V Relative and absolute pressure sensor combined on chip
JP2016138778A (ja) * 2015-01-27 2016-08-04 セイコーエプソン株式会社 電子デバイス、圧力センサー、高度計、電子機器および移動体
CN106276777A (zh) * 2015-05-13 2017-01-04 无锡华润上华半导体有限公司 Mems基片的加工方法
WO2017062571A2 (en) 2015-10-09 2017-04-13 Milwaukee Silicon, Llc Purified silicon, devices and systems for producing same
CN107799386B (zh) 2016-09-06 2020-04-28 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
DE102017216941A1 (de) * 2017-09-25 2019-03-28 Robert Bosch Gmbh Verfahren zum Herstellen eines mikromechanischen Elements
US10170304B1 (en) 2017-10-25 2019-01-01 Globalfoundries Inc. Self-aligned nanotube structures
IT201800002367A1 (it) * 2018-02-02 2019-08-02 St Microelectronics Srl Sensore di pressione mems a sensibilita' multipla e dimensioni ridotte
BE1025681B1 (fr) * 2018-03-23 2019-05-28 Universite Catholique De Louvain Procédé de traitement d'un substrat et dispositif de circuit intégré
CA3119753A1 (en) 2018-11-15 2020-05-22 Butterfly Network, Inc. Anti-stiction bottom cavity surface for micromachined ultrasonic transducer devices
CN109830434B (zh) * 2019-01-30 2022-12-23 上海朕芯微电子科技有限公司 一种晶圆背面减薄金属化方法
EP3930923A4 (en) * 2019-02-25 2023-01-11 Bfly Operations, Inc. ADAPTIVE CAVITY THICKNESS CONTROL FOR MICRO-MACHINED ULTRASOUND TRANSDUCERS

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4264382A (en) 1978-05-25 1981-04-28 International Business Machines Corporation Method for making a lateral PNP or NPN with a high gain utilizing reactive ion etching of buried high conductivity regions
US4317126A (en) 1980-04-14 1982-02-23 Motorola, Inc. Silicon pressure sensor
US4437226A (en) 1981-03-02 1984-03-20 Rockwell International Corporation Process for producing NPN type lateral transistor with minimal substrate operation interference
US4966663A (en) * 1988-09-13 1990-10-30 Nanostructures, Inc. Method for forming a silicon membrane with controlled stress
DE4000496A1 (de) * 1989-08-17 1991-02-21 Bosch Gmbh Robert Verfahren zur strukturierung eines halbleiterkoerpers
US4995953A (en) 1989-10-30 1991-02-26 Motorola, Inc. Method of forming a semiconductor membrane using an electrochemical etch-stop
JP3151816B2 (ja) * 1990-08-06 2001-04-03 日産自動車株式会社 エッチング方法
US5129981A (en) * 1991-03-14 1992-07-14 General Motors Corporation Method of selectively etching silicon
US5332469A (en) * 1992-11-12 1994-07-26 Ford Motor Company Capacitive surface micromachined differential pressure sensor
DE4241045C1 (de) * 1992-12-05 1994-05-26 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
CA2154357C (en) * 1993-02-04 2004-03-02 Kevin A. Shaw Microstructures and single-mask, single-crystal process for fabrication thereof
US5445718A (en) * 1994-01-24 1995-08-29 General Motors Corporation Electrochemical etch-stop on n-type silicon by injecting holes from a shallow p-type layer
JP3417038B2 (ja) 1994-03-14 2003-06-16 株式会社デンソー シリコン基板のエッチング方法
DE19700290A1 (de) 1997-01-03 1998-07-16 Siemens Ag Mikromechanische Halbleiteranordnung und Verfahren zur Herstellung einer mikromechanischen Halbleiteranordnung
US6379990B1 (en) 1997-01-03 2002-04-30 Infineon Technologies Ag Method of fabricating a micromechanical semiconductor configuration
US6093330A (en) * 1997-06-02 2000-07-25 Cornell Research Foundation, Inc. Microfabrication process for enclosed microstructures
US5968336A (en) * 1997-10-30 1999-10-19 Micron Technology, Inc. Method for fabricating lithographic stencil masks
DE19808549B4 (de) 1998-02-28 2008-07-10 Robert Bosch Gmbh Mikromechanische Kammstruktur sowie Beschleunigungssensor und Antrieb mit dieser Kammstruktur
DE19826382C2 (de) * 1998-06-12 2002-02-07 Bosch Gmbh Robert Verfahren zum anisotropen Ätzen von Silicium
EP0979992B1 (de) * 1998-08-11 2003-10-08 Infineon Technologies AG Verfahren zur Herstellung eines Mikromechanischen Sensors
US6006607A (en) 1998-08-31 1999-12-28 Maxim Integrated Products, Inc. Piezoresistive pressure sensor with sculpted diaphragm
EP1077475A3 (en) * 1999-08-11 2003-04-02 Applied Materials, Inc. Method of micromachining a multi-part cavity
US7427526B2 (en) * 1999-12-20 2008-09-23 The Penn State Research Foundation Deposited thin films and their use in separation and sacrificial layer applications
JP4710147B2 (ja) 2000-06-13 2011-06-29 株式会社デンソー 半導体圧力センサ
AU2002246565A1 (en) * 2000-10-24 2002-08-06 Nanosciences Corporation Process for etching buried cavities within silicon wafers
US20020086456A1 (en) * 2000-12-19 2002-07-04 Cunningham Shawn Jay Bulk micromachining process for fabricating an optical MEMS device with integrated optical aperture
US6767614B1 (en) * 2000-12-19 2004-07-27 Wolfgang M. J. Hofmann Multiple-level actuators and clamping devices
DE10064494A1 (de) 2000-12-22 2002-07-04 Bosch Gmbh Robert Verfahren zur Herstellung eines Halbleiterbauelements sowie ein nach dem Verfahren hergestelltes Halbleiterbauelement, wobei das Halbleiterbauelement insbesondere eine bewegliche Masse aufweist
DE10065026A1 (de) 2000-12-23 2002-07-04 Bosch Gmbh Robert Mikromechanisches Bauelement und entsprechendes Herstellungsverfahren
US6511915B2 (en) * 2001-03-26 2003-01-28 Boston Microsystems, Inc. Electrochemical etching process
US6712983B2 (en) * 2001-04-12 2004-03-30 Memsic, Inc. Method of etching a deep trench in a substrate and method of fabricating on-chip devices and micro-machined structures using the same
US6662663B2 (en) 2002-04-10 2003-12-16 Hewlett-Packard Development Company, L.P. Pressure sensor with two membranes forming a capacitor
US6928879B2 (en) 2003-02-26 2005-08-16 Robert Bosch Gmbh Episeal pressure sensor and method for making an episeal pressure sensor
US7514283B2 (en) 2003-03-20 2009-04-07 Robert Bosch Gmbh Method of fabricating electromechanical device having a controlled atmosphere
US7075160B2 (en) 2003-06-04 2006-07-11 Robert Bosch Gmbh Microelectromechanical systems and devices having thin film encapsulated mechanical structures
US6930367B2 (en) 2003-10-31 2005-08-16 Robert Bosch Gmbh Anti-stiction technique for thin film and wafer-bonded encapsulated microelectromechanical systems
US20050176198A1 (en) * 2004-02-11 2005-08-11 Kudelka Stephan P. Method of fabricating bottle trench capacitors using an electrochemical etch with electrochemical etch stop
US7214324B2 (en) * 2005-04-15 2007-05-08 Delphi Technologies, Inc. Technique for manufacturing micro-electro mechanical structures
DE102005029803A1 (de) 2005-06-27 2007-01-04 Robert Bosch Gmbh Verfahren zur Herstellung eines mikromechanischen Bauelements sowie mikromechanisches Bauelement
US7425507B2 (en) * 2005-06-28 2008-09-16 Micron Technology, Inc. Semiconductor substrates including vias of nonuniform cross section, methods of forming and associated structures
TWI272671B (en) * 2005-10-03 2007-02-01 Touch Micro System Tech Method of forming a cavity by two-step etching and method of reducing dimension of an MEMS device
US20070170528A1 (en) 2006-01-20 2007-07-26 Aaron Partridge Wafer encapsulated microelectromechanical structure and method of manufacturing same
EP2038207A2 (en) 2006-06-29 2009-03-25 Nxp B.V. Integrated single-crystal mems device
US7829465B2 (en) * 2006-08-09 2010-11-09 Shouliang Lai Method for plasma etching of positively sloped structures
CN101267689A (zh) 2007-03-14 2008-09-17 佳乐电子股份有限公司 电容式微型麦克风的麦克风芯片
FR2914782B1 (fr) * 2007-04-04 2009-06-12 St Microelectronics Sa Procede de gravure profonde anisotrope de silicium
US7493822B2 (en) * 2007-07-05 2009-02-24 Honeywell International Inc. Small gauge pressure sensor using wafer bonding and electrochemical etch stopping
CN101462691B (zh) * 2007-12-19 2011-08-24 清华大学 刻蚀牺牲层形成间隙的方法
JP5379850B2 (ja) * 2008-06-06 2013-12-25 オセ−テクノロジーズ ビーブイ 単結晶基板にエッチングすることによってインクジェット・デバイスのノズル及びインク室を形成する方法
CN102209683B (zh) 2008-11-10 2015-08-05 Nxp股份有限公司 具有侧壁泄露保护的mems器件封装
KR101094870B1 (ko) * 2008-12-17 2011-12-15 한국전자통신연구원 습도 센서 및 이의 제조 방법
JP2011022137A (ja) * 2009-06-15 2011-02-03 Rohm Co Ltd Ｍｅｍｓ装置及びその製造方法
US8193595B2 (en) 2009-12-31 2012-06-05 Stmicroelectronics, Inc. Method of forming a die having an IC region adjacent a MEMS region
US20110207323A1 (en) * 2010-02-25 2011-08-25 Robert Ditizio Method of forming and patterning conformal insulation layer in vias and etched structures
DE102010061795A1 (de) * 2010-11-23 2012-05-24 Robert Bosch Gmbh Verfahren zum Erzeugen einer mikromechanischen Membranstruktur und MEMS-Bauelement
US8319254B2 (en) * 2011-02-14 2012-11-27 Kionix, Inc. Micro-electromechanical system devices
US8709848B2 (en) * 2011-04-15 2014-04-29 Freescale Semiconductor, Inc. Method for etched cavity devices
CN102328899A (zh) * 2011-08-05 2012-01-25 上海先进半导体制造股份有限公司 不同深度腔体的制造方法
CN102328900A (zh) 2011-08-12 2012-01-25 上海先进半导体制造股份有限公司 腔体的制造方法

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