CN1937401A - 电流控制cmos宽带可变延迟信元电路 - Google Patents

Abstract

本发明涉及具有可变延迟和高带宽的电流控制CMOS(C3MOS)全差分集成延迟信元。该新颖应用包括宽带差分晶管对和交连差分晶体管对。宽带差分晶体管带有合适的输入和输出阻抗，为宽带应用扩展带宽。这两级(1)缓冲级(或数据放大级)和(2)交连差分对极，都是超高速运转级。这种设计不会导致在设备中对前一级或后一级造成任何负载增加。此外，在所需的电流总量上也没有增加。

Description

电流控制CMOS宽带可变延迟信元电路

技术领域

本发明涉及通信设备领域，更具体地说，涉及一种在通信设备中实现的延迟信元。

背景技术

数据通信系统已经经历了多年的持续发展。在很多宽带数据通信系统应用中，使用了可变延迟信元。而在这些应用中，时常要求在不同的元件之间调节计时控制。延迟信元的这样的一种应用是在延迟锁相环(DLL)中。一种设计DLL的通用方法是使用很多的延迟块。而在以前的技术工艺里，每一个独立的延迟块都会带来较高的能耗。设计一种更节能的延时块值得期待。

为了对通信系统内的不同元件进行适当的定位和控制，通常要求采取一些保障措施，通过这些措施调节其中不同的信号，以确保适当的定位和计时。同样，对更多更好的有效措施的需求也一直存在并将继续存在，通过这些措施，延迟信元可以在通信系统、以及这样的通信系统中不同的通信设备中得到实现。

发明内容

本发明涉及多种设备及其运行方法，在以下的附图简介、具体实施方式以及权利要求中有进一步的描述。

根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带可变延迟信元电路，该电路包括：

第一差分晶体管，包括第一源极、第一栅极、第一漏极；

第二差分晶体管，包括第二源极、第二栅极、第二漏极；

第一电流源，连接到第一差分晶体管的第一源极、以及第二差分晶体管的第二源极；

第一输入阻抗，连接在C3MOS宽带可变延迟信元电路的第一差分输入端和第一差分晶体管的第一栅极之间；

第二输入阻抗，连接在C3MOS宽带可变延迟信元电路的第二差分输入端和第二差分晶体管的第二栅极之间；

第一输出阻抗，包括串行连接的第一输出电阻和第一并联峰化电感，第一输出阻抗连接在第一差分晶体管的第一漏极和电源电压之间；

第二输出阻抗，包括串行连接的第二输出电阻和第二并联峰化电感，第二输出阻抗连接在第二差分晶体管的第二漏极和电源电压之间；

第三差分晶体管，包括第三源极、第三栅极、和第三漏极；

第四差分晶体管，包括第四源极、第四栅极、和第四漏极；

第二电流源，连接到第三差分晶体管的第三源极、以及第四差分晶体管的第四源极；

其中第一差分晶体管的第一漏极、第三差分晶体管的第三漏极、以及第四差分晶体管的第四栅极可通信地连接；

其中第二差分晶体管的第二漏极、第三差分晶体管的第三漏极、以及第四差分晶体管的第四栅极可通信地连接。

优选地，该电路还包括：

第一电容，连接在第一差分晶体管的第一漏极和第二差分晶体管的第二栅极之间；

第二电容，连接在第二差分晶体管的第二漏极和第一差分晶体管的第一栅极之间。

优选地，第一输入阻抗包括第一串连电感；第二输入阻抗包括第二串连电感。

优选地，第一输出阻抗的第一输出电阻连接在第一差分晶体管的第一漏极和第一输出阻抗的第一并联峰化电感之间；且

第一输出电阻的第一并联峰化电感连接在第一输出阻抗的第一输出电阻和电源电压之间。

优选地，第一电流源是第一电流源晶体管；

第二电流源是第二电流源晶体管；且

第一差分晶体管、第二差分晶体管、第三差分晶体管、第四差分晶体管、第一电流源晶体管和第二电流源晶体管包括NMOS(N沟道金属氧化物半导体)晶体管。

优选地，第一电流源是第一电流源晶体管；

第二电流源是第二电流源晶体管；且

第一差分晶体管、第二差分晶体管、第三差分晶体管、第四差分晶体管、第一电流源晶体管和第二电流源晶体管包括PMOS(P沟道金属氧化物半导体)晶体管。

优选地，第一电流源是第一可变电流源；

第二电流源是第二可变电流源；且

通过调节第一可变电流源的第一电流和第二可变电流源的第二电流中至少一个，控制C3MOS宽带可变延迟信元电路的可变延迟。

优选地，C3MOS宽带可变延迟信元电路的延迟是第一电流源的第一电流除以第一电流源的第一电流与第二电流源的第二电流源之和得到的比值的函数。

优选地，C3MOS宽带可变延迟信元电路是应用在n阶有限脉冲响应(FIR)滤波器的多个延迟信元中的一个。

根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带可变延迟信元电路，该电路包括：

宽带差分晶体管对，包括第一差分输入、第二差分输入、第一差分输出、第二差分输出；

第一电流源，用来为宽带差分晶体管对供电；

交连差分晶体管对，包括第三差分输入、第四差分输入、第三差分输出、和第四差分输出；

第二电流源，用来为交连差分晶体管对供电；

第一输入阻抗，将第一差分输入信号可通信地连接到宽带差分晶体管对的第一差分输入；

第二输入阻抗，将第二差分输入信号可通信地连接到宽带差分晶体管对的第二差分输入；

第一输出阻抗，将宽带差分晶体管对的第一差分输出可通信地连接到电源电压；

第二输出阻抗，将宽带差分晶体管对的第二差分输出可通信地连接到电源电压；

其中，宽带差分晶体管对的第二差分输出、交连差分晶体管对的第三差分输入和交连差分晶体管对的第三差分输出可通信地连接；

其中，宽带差分晶体管对的第一差分输出、交连差分晶体管对的第四差分输入和交连差分晶体管对的第四差分输出可通信地连接；

其中，通过调节第一电流源的第一电流和第二电流源的第二电流中至少一个，控制C3MOS宽带可变延迟信元电路的可变延迟。

优选地，C3MOS宽带可变延迟信元电路的延迟是第一电流源的第一电流除以第一电流源的第一电流与第二电流源的第二电流源之和得到的比值的函数。

优选地，宽带差分晶体管对包括：

第一差分晶体管，包括第一源极、包含宽带差分晶体管对的第一差分输入的第一栅极、和包含宽带差分晶体管对的第二差分输出的第一漏极；

第二差分晶体管，包括第二源极、包含宽带差分晶体管对的第二差分输入的第二栅极、和包含宽带差分晶体管对的第一差分输出的第二漏极；以及

第一电流源，连接到第一差分晶体管的第一源极、以及第二差分晶体管的第二源极；

交连差分晶体管对包括：

第三差分晶体管，包括第三源极、第三栅极和第三漏极；

第四差分晶体管，包括第四源极、第四栅极和第四漏极；

第二电流源，连接到第三差分晶体管的第三源极、以及第四差分晶体管的第四源极；

第一差分晶体管的第一漏极、第三差分晶体管的第三漏极和第四差分晶体管的第四栅极可通信地连接；

第二差分晶体管的第二漏极、第三差分晶体管的第三漏极和第四差分晶体管的第四栅极可通信地连接。

优选地，第一电容连接在宽带差分晶体管对的第一差分输入和宽带差分晶体管对的第一差分输出之间；

第二电容连接在宽带差分晶体管对的第二差分输入端和宽带差分晶体管对的第二差分输出端之间。

优选地，

第一输入阻抗包括第一串连电感；且

第二输入阻抗包括第二串连电感。

优选地，

第一输出阻抗包括串连的第一输出电阻和第一并联峰化电感；

第二输出阻抗包括串联的第二输出电阻和第二并联峰化电感。

根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带可变延迟信元电路，包括：

第一差分晶体管，包括第一源极、第一栅极、和第一漏极；

第二差分晶体管，包括第二源极、第二栅极、和第二漏极；

第一电流源，连接到第一差分晶体管的第一源极以及第二差分晶体管的第二源极；

第一串联电感，连接在C3MOS宽带可变延迟信元电路的第一差分输入和第一差分晶体管的第一栅极之间；

第二串联电感，连接在C3MOS宽带可变延迟信元电路的第二差分输入和第二差分晶体管的第二栅极之间；

第一输出阻抗，包括串联的第一输出电阻和第一并联峰化电感，这样使第一输出电阻连接在第一差分晶体管的漏极和第一并联峰化电感之间，第一并联峰化电感连接在第一输出电阻和电源电压之间；

第二输出阻抗，包括串联的第二输出电阻和第二并联峰化电感，这样使第二输出电阻连接在第二差分晶体管的漏极和第二并联峰化电感之间，第二并联峰化电感连接在第二输出电阻和电源电压之间；

第一电容，连接在第一差分晶体管的漏极和第二差分晶体管的栅极之间；

第二电容，连接在第二差分晶体管的漏极和第一差分晶体管的栅极之间；

第三差分晶体管，包括第三源极、第三栅极、和第三漏极；

第四差分晶体管，包括第四源极、第四栅极、和第四漏极；

第二电流源，连接到第三差分晶体管的第三源极和第四差分晶体管的第四源极；

其中，第一差分晶体管的第一漏极、第三差分晶体管的第三漏极、和第四差分晶体管的第四栅极可通信地连接；且

其中，第二差分晶体管的第二漏极、第三差分晶体管的第三漏极、和第四差分晶体管的第四栅极可通信地连接。

优选地，

第一电流源是第一可变电流源；

第二电流源是第二可变电流源；且

通过调节第一可变电流源的第一电流和第二可变电流源的第二电流中至少一个，控制C3MOS宽带可变延迟信元电路的可变延迟。

优选地，C3MOS宽带可变延迟信元电路的延迟是第一电流源的第一电流除以第一电流源的第一电流与第二电流源的第二电流之和得到的比值的函数。

优选地，C3MOS宽带可变延迟信元电路是应用在N阶有限脉冲响应(FIR)滤波器的多个延迟信元中的延迟信元。

优选地，

第一电流源是第一电流源晶体管；

第二电流源是第二电流源晶体管；且

第一差分晶体管、第二差分晶体管、第三差分晶体管、第四差分晶体管、第一电流源晶体管和第二电流源晶体管包括NMOS(N沟道金属氧化物半导体)晶体管或PMOS(P沟道金属氧化物半导体)晶体管。

通过本发明以下参照附图的详细说明，本发明的其它特征和优点将变得更加清楚。

附图说明

图1示出了电流控制CMOS(C3MOS)宽带信号放大电路的实施例。

图2示出了可变延迟信元的实施例。

图3表示了另一个可变延迟信元的实施例。

图4示出了双道可调高带宽延迟信元的实施例。

图5示出了宽带可变延迟信元的实施例。

图6示出了通过交互连接的差分对(标准化)对缓冲级(标准化)的电流响应而产生延迟的实施例。

发明具体说明

本发明的各实施例涉及应用于硅互补金属氧化物半导体(CMOS)处理技术中的超高速逻辑电路。在此区分术语“CMOS加工技术”和“CMOS逻辑”。在此所用到的CMOS加工技术一般是指各种成熟的CMOS制造过程，其在硅基片上构造带有栅极引出线的场效应晶体管，所述栅极引出线通常由多晶硅材料置于绝缘材料如二氧化硅上制成。另一方面，CMOS逻辑是指用互补CMOS晶体管(N沟道和P沟道)构成各种逻辑门和更复杂的逻辑电路，其中消耗的静态电流为零。本发明的各实施例使用电流控制机制开发了一系列速度非常快的电流控制CMOS(C3MOS或C³MOS^TM)逻辑，其可以用各种传统的CMOS加工技术制造，但是不会像传统的CMOS逻辑那样消耗静态电流。C3MOS逻辑或电流控制金属氧化物半导体场效应管(MOSFET)逻辑在这里可以互换使用。

各种C3MOS电路技术在美国专利申请号为09/484,856、现美国专利号为6,424,194 B1、发明人为A.Hairapetian的名为“电流控制的CMOS逻辑族(Current Controlled CMOS Logic Family)”的专利中有更为详细的描述，为上述目的所述文献的全文作为参考包含于此。

其它的技术也被开发出来以增加CMOS电路的增益带宽积。例如，并联峰化即是一种能够改善增益带宽乘积的方法。并联峰化涉及在输出电阻上串连电感以扩展电路的带宽。这种结合有C3MOS电路的感应宽频技术在美国专利申请号为09/610,905、现美国专利号为6,340,899 B1、发明人为M.Green的名为“电感性带宽增加的电流控制CMOS电路(Current-Controlled CMOS Circuitswith Inductive Broadbanding)”的专利文献中有更为详细的描述，为上述目的所述文献的全文作为参考包含于此。

美国专利申请号为10/028,806、现美国专利号6,624,699 B2、发明人为名为Guangming Yin和Jun Cao的名为“电流控制的CMOS宽带数据放大器电路(Current-controlled CMOS wideband data amplifier circuit)”的专利文献中，在此公开的具有扩展带宽的电流控制CMOS宽带数据放大器电路被设计用于实现在很宽的频率范围内具有平滑的频率响应的目的，其中通过在CMOS(C3MOS或电流控制CMOS宽带数据放大器电路)电路中使用带有米勒(Miller)电容消除技术的串联电感峰化和并联电感峰化来实现最大带宽扩展，该文献作为参考被全文引用于此。

图1示出了电流控制CMOS(C3MOS)宽带数据放大电路的实施例100。电流源晶体管被偏压电流偏置，从而在电流源晶体管从漏极到源极之间产生了恒定的电流。两个独立的差分晶体管组成宽带差分晶体管对。第一差分晶体管将其栅极与第一串连峰化电感L1的负极相连，同时正的差分输入信号INP连接到第一串连峰化电感L1的正极上。类似地，第二差分晶体管将其栅极与第二串连峰化电感L2的负极相连，同时负的差分输入信号INN连接到第二串连峰化电感L2的正极上。

假定第一和第二差分晶体管是相同的，那么第一和第二串连峰化电感L1和L2也具有一样的电感。第一输出电阻R3将其负极与第一差分晶体管的漏极相连，将其正极与第一并联峰化电感L3的负极相连。第二输出电阻R4将其负极与第二差分晶体管的漏极相连，将其正极与第二并联峰化电感L4的负极相连。第一和第二并联峰化电感L3和L4的正极都与正电源电压相连(如V_CC所示)。

更合适地，第一和第二输出电阻R3和R4具有一样的电阻值R，并且第一和第二并联峰化电感L3和L4也具有一样的电感。第一电容C1(可以被看作是第一米勒消除电容C1)将其正极与第二差分晶体管的漏极相连，将其负极与第一差分晶体管的栅极相连。第二电容C2(可以被看作是第二米勒消除电容C2)将其正极与第一差分晶体管的漏极相连，将其负极与第二差分晶体管的栅极相连。在第二差分晶体管的漏极得到第一输出信号OUTP，在第一差分晶体管的漏极的到第二输出信号OUTN。

输入串连电阻(L1和L2)与差分对输入端的电容会在高频段发生谐振，由此扩大了放大器的带宽。此外，在高频段，电感(L1和L2)像终端电阻(如两个串连的50Ω电阻所示)和电容之间的高阻抗扼流圈一样作用，于是也改善了这个实施例100的C3MOS宽带数据放大电路的输入反射。

图2示出了可变延迟信元的实施例200。如前所述，很多宽带数据通信的应用都需要延迟信元技术。同时，可变延迟信元比固定延迟型延迟信元能提供更大的灵活性与适应性。这个实施例200示出了数据同步电路中的基本构建模块。输入数据(DIN)由被时钟信号(CLK)驱动的触发器(FF)重新计时。为了使FF正常运转，输入数据(DIN)和时钟(CLK)必须满足一个或多个特定的计时要求。在输入数据(DIN)和FF之间经常要插入延迟信元，这样使得在FF输入端时钟(CLK)和数据(DIN)之间的计时关系能被调节到可以补偿任何由于进程、电源电压或温度(PVT)变化引起的输入信号相位变化或电路延迟变化。因为输入数据(DIN)按照永续增加的速率输入，所以延迟信元需要有越来越高的带宽以保持输入数据的信号完整性。

图3示出了另一个可变延迟信元的实施例300。这个实施例300是另一种使用可变延迟信元的例子。实施例300是5阶有限脉冲响应(FIR)滤波器，构建该滤波器是为了处理输入数据(DIN)。为使FIR滤波器能按照设计正常工作，每个延迟信元(比如，延迟信元310、320、330和340)必须具有一样的时间延迟，这个时间延迟通常与数据率成反比。与图2所示的实施例200相似，要求可变延迟信元能够补偿任何由于PVT变化引起的电路延迟变化。另外，如果输入数据变化，延迟信元也需要提供相应的延迟变化。因为多个延迟信元(比如，延迟信元310、320、330和340)通常是前后相连的，所以延迟信元具有相对较高的带宽对于数据率而言是很重要的。

在应用了5阶FIR滤波器的可变延迟信元实施例300中，目标是产生一种在数据流的每一个不同成分之间具有相等延迟(比如，Δt_n)的数据流。在实施例300中，数据流包含了5个成分。典型地，这种延迟(比如，Δt_n)是相同的，而且这些延迟信元310、320、330和340中每一个的延迟都是一起调节的。

另一个可以实现可变延迟信元的实施例是在常规数据缓冲器(比如，差分对)的输出端加上可变电容负载。然而，这样的方式存在基本的限制。这些小信号传输功能的电路可以通过单极响应近似实现，其带宽和延迟是直接联系在一起的。例如，10％-90％的响应输入阶跃的升/降时间等于0.35/BW(这里BW指电路小信号响应的-3dB带宽)。延迟量越大，带宽越小。结果，如果采用了这样的电路，延迟信元的最小带宽要求就产生了延迟量上限。另一方面，延迟量越小，电路需要具有的带宽就越大，这通常意味着如果采用了简单的单极缓冲器，延迟信元需要具有更大的能量与更大的面积。

图4示出了双道可调高带宽延迟信元的实施例400。这个实施例400为输入数据采用了两个独立的数据通道。其中一个数据通道具有相对较小量的传输延迟(表示为具有小延迟的缓冲器410)，另一个数据通道具有相对较大量的传输延迟(表示为具有大延迟的缓冲器420)。信号通过两个不同通道，接下来在求和级合并在一起。两个通道的相对强度可被调节(使用控制模块430)，从而使总的数据通道具有了可变延迟。为了实现慢速通道，可以把几个快速缓冲器串连起来，以在保持信号完整性的同时产生足够大的传输延迟。

对于10Gbps(吉比特/秒)或更高的传输速率，由于技术所限，CMOS数据缓冲器通常要消耗相当大的能量。在图4的可变延迟信元双通道实施例400中，至少三个高速模块需要加电，包括求和器。求和器格外消耗能量，因为它有两对全速率数据输入端，这会给高速数据通道增加相当大的寄生负载。此外，输入数据同时连接到快速通道和慢速通道。如果这个合并输入连接到前置缓冲器的输出端，这种配置将会显著增加前一级的负载，从而降低数据通道的总带宽。如果这个合并输入直接连接到芯片的输入垫片上，会由于过量的电容负载而使接收器输入端和印刷电路板迹线之间的匹配严重退化。这会产生大量的反射并显著降低输入数据的完整性。双通道应用的另一个潜在问题是经过两个不同通道传输的信号在求和器处被合并到一起时，如果两个通道之间的延迟显著不同，就会产生额外的抖动。非常希望能拥有在广泛应用中都不会增加能量和负载要求的高带宽可变延迟信元。

实施例400把两种类型的缓冲器混合在一起：慢速缓冲器和快速缓冲器。在特殊的应用中，所需要或要求的延迟越大，必然会在实施例400中导致产生越低的带宽。在这样的例子中，低带宽相当于低通滤波器(LPF)。由于低频截断，这种LPF滤波器可能会对信号造成不期望的破坏。不必要的码间干扰(ISI)也可能由于这种LPF低通滤波而产生。在超高速宽带应用中，这种效应会显著降低总体性能。

图5示出了宽带可变延迟信元的实施例500。在这个实施例500中，信号输入端连接到与图1的实施例100相似的、扩大了带宽的电流控制CMOS(C3MOS)宽带数据放大电路。这种扩大了带宽宽带数据放大电路的运转，美国专利申请号为10/028,806、现美国专利号6,624,699 B2、发明人为Guangming Yin和Jun Cao的名为“电流控制的CMOS宽带数据放大器电路(Current-controlled CMOS wideband data amplifier circuit)”的专利文献中也有说明。在这种扩大了带宽的C3MOS宽带数据放大电路中，通过在电流控制CMOS(C3MOS或C3MOS)电路中使用带有米勒电容消除技术的串联电感峰化和并联电感峰化，来实现最大带宽扩展。

连接到扩展了带宽的宽带数据缓冲器输出端(包括了差分晶体管对M1和M2，也就是，宽带差分晶体管对)的是作为数据再生级的交连差分对(包括差分晶体管对M3和M4，也就是，交连差分晶体管对)。在这个实施例500中，因而有两个运转非常快的模块[(1)宽带数据缓冲器和(2)交连差分对]在协同运转，以实现适合于宽带应用的宽带可变延迟信元的功能。

为了改变延迟，可以调节缓冲级和交连差分对级的电流(比如，使用控制模块530)。当所有通过缓冲级的电流和交连差分对级电流源的电流关闭时，电路就像前面说明并引用过的扩大了带宽的宽带数据放大器(也就是，图1的实施例100和美国专利6,624,69982中的)。凭借多种设计技术实现的高带宽，通过延迟信元的延迟可以变得非常小。为了增大延迟，减小通过缓冲级的电流，并等量增大通过交连差分对级的电流。为了使输出信号实现满偏，它需要通过处于将要放大的交连差分对的再生级进程，这样就增大了延迟。基于二步近似法，可以实现对这种可变延迟信元的实施例500的第一分析，表示如下。

因为可变延迟信元的缓冲级具有非常高的带宽，所以这个级从输入端到输出端的延迟非常小。有理由假设通过缓冲级的延迟是相对常量(以T_b表示)；延迟信元的延迟变化主要在交连差分对级的再生过程中产生(以T_r表示)。在二步近似法中，通过延迟信元的信号被分为两步。在第一步，信号V_in在输入级被缓冲，并在延迟T₀后出现在输出端，其值为V_m。V_m等于通过缓冲级的电流(I_b)乘以负载电阻(R)。在第二步，处于交连差分对输入端的信号V_m通过交连差分对的正反馈并得到再生，直至在延迟T_r后达到V₀。电压V₀是固定值，由总电流(I₀＝I_b+I_r，)和负载电阻(V₀=R·I₀)决定。

如果假设I_b＝X·I₀，那么I_r＝(1-x)·I₀。X的取值可以在l和0之间变化，x＝l就意味着所有电流正在通过缓冲级。在输出端，同时也是交连差分对的输入端(包括差分晶体管对M₃和M₄)，在延迟T₀后，v_m＝X·I₀·R。需要注意的是，再生交连差分对的输出电压随着时间呈指数增长，并与初始电压成正比，表示如下。

V(t)＝V_m·e^(t/τ)

这里τ是交连差分对的特征时间常量，与交连差分对的增益成反比。对CMOS晶体管，其增益与第一偏置电流的平方根成正比，表示如下。

$\mathrm{\τ}=\frac{k}{\sqrt{(1-x)}\·I_0}$

$V\left(T_r\right)=V_0=V_m\·e^{(T_r/\mathrm{\τ})}$

$T_r=\mathrm{\τ}\·1n\left(\frac{V_0}{V_m}\right)=-k\·I_0^{-0.5}\·{(1-x)}^{-0.5}\·1n\left(x\right)$

图6示出了响应缓冲级电流(标准化)通过交连差分对的延迟(标准化)的实施例600。这个实施例600示出了通过交连差分对级的标准化延迟，T_r/(k·I₀ ^-0.5)，作为缓冲级标准化电流( $x=\frac{I_b}{I_0}$ )的函数。显然，当通过缓冲级的电流变小时，通过交连差分对级的延迟变大。通过延迟信元的总延迟为T＝T_b+T_r。因而通过改变缓冲级(包括差分晶体管对M1和M2)和交连差分对级(包括差分晶体管对M3和M4)之间的电流分配(也就是，包括改变x的值)，可以很容易地调节延迟量。

对两个电流I_b和I_r及其相互关系的控制，可以使用控制模块(比如，图5的实施例500中的控制模块530)来执行。需要注意的是，实施例500中要求的总电流(I₀＝I_b+I_r)保持恒定，但只有两个电流I_b和I_r之间的关系受控制，从而控制总延迟。例如，可变延迟信元电路的可变延迟可以通过调节第一可变电流源的第一电流I_b和第二可变电流源的第二电流I_r中的至少一个来进行控制。这种可控的可变延迟信元电路的可变延迟，可以被看作是第一可变电流源的第一电流I_b除以第一电流源的第一电流与第二电流源的第二电流之和(比如，总电流(I₀＝I_b+I_r))得到的比值的函数。此外，因为这个总电流(I₀＝I_b+I_r)保持不变，所以由负载电阻产生的延迟信元的直流级也保持不变。

当x的取值趋近于1时，可变延迟信元(比如，图5中的实施例500)的总延迟趋近于宽带数据缓冲器(包括差分晶体管对M1和M2)的延迟。当x的取值趋近于0时，可变延迟信元(比如，图5中的实施例500)的总延迟趋近于包括了宽带数据缓冲器(包括差分晶体管对M1和M2)和交连差分晶体管对(包括了差分晶体管对M3和M4)的两种延迟在内的设备最大可能延迟。

这里示出的本发明的各种实施例为大量即将发生的延迟(这些延迟按照多种应用中任意一种所要求是可选的也是可变的)提供了最小量的信号质量降低(比如，码间干扰最小或无码间干扰)。

这个新颖设计的众多优点之一在于，所有以上提及的、与扩大了带宽的宽带数据放大电路有关的带宽扩展技术都能轻松应用于可变延迟信元。在图5的实施例500中，串联输入电感L1和L2、并联峰化电感L3和L4、负米勒电容C1和C2都被加上，这样使包括了差分晶体管对M1和M2的这一级能以能量的最小增加实现高带宽。随着缓冲级的带宽增大，延迟值的下限值降低，从而可变延迟范围增大但却不会影响信号完整性。此外，随着缓冲级变得比交连差分对级更快，二步近似法的预测变得更精确。

通过去除双通道(如图4的实施例400所述)，图5的实施例500示出了不需要求和级因而显著降低了能量的综合延迟信元。在输入端，没有额外的电容负载加在高速通道上。由于输出端的交连差分对晶体管的漏极的附加电容能被并联电感轻松补偿。结果，就更容易把完整级结合到数据通道之中而不会影响信号完整性或降低阻抗匹配。

从图5的实施例500可以清楚看到，可以通过对两个电流源实施持续控制(也就是，使用控制模块530)来持续改变延迟量。也可以通过将两个电流源(I_b和I_r)用一组串联的较小的电流源替代轻松实现可编程的延迟信元，这些串联电流源中每一个都能用数码控制信号进行开关。

总之，这里展示了集成了宽带延迟信元的全差分电流控制CMOS(C3MOS)。在缓冲级，带宽扩展技术，比如并联峰化、串联感应峰化可以得到轻松应用，以增大平滑频域响应的范围。交连差分对级加在了缓冲器的输出端，以通过连接在一种正反馈配置中的交连差分晶体管对的再生进程，增加从输入端到输出端的延迟。延迟可以通过改变缓冲级和交连差分对级的电流分配来进行调节。集成的延迟信元可以提供大量的延迟，同时为数据通道保持高带宽，而不会给输入端增加负载，也不会增加能量消耗。

需要注意的是，在前述图形中描述过的方法也能在任何适合的系统和/或设备设计(通信系统、通信发射器、通信接收器、通信收发器、和(或)其中说明过的功能性)中实现，而并不会偏离本发明的范围和精神。

由于以上发明的详细说明和附图，其它修改和变化将会变得明显。另外，可做出这种其它的修改和变化，而并不偏离本发明的范围和精神。

Claims (10)

1、一种电流控制CMOS宽带可变延迟信元电路，其特征在于，包括：

第一差分晶体管，包括第一源极、第一栅极、第一漏极；

第二差分晶体管，包括第二源极、第二栅极、第二漏极；

第一电流源，连接到第一差分晶体管的第一源极、以及第二差分晶体管的第二源极；

第一输入阻抗，连接在电流控制CMOS宽带可变延迟信元电路的第一差分输入端和第一差分晶体管的第一栅极之间；

第二输入阻抗，连接在电流控制CMOS宽带可变延迟信元电路的第二差分输入端和第二差分晶体管的第二栅极之间；

第一输出阻抗，包括串行连接的第一输出电阻和第一并联峰化电感，第一输出阻抗连接在第一差分晶体管的第一漏极和电源电压之间；

第二输出阻抗，包括串行连接的第二输出电阻和第二并联峰化电感，第二输出阻抗连接在第二差分晶体管的第二漏极和电源电压之间；

第三差分晶体管，包括第三源极、第三栅极、和第三漏极；

第四差分晶体管，包括第四源极、第四栅极、和第四漏极；

第二电流源，连接到第三差分晶体管的第三源极、以及第四差分晶体管的第四源极；

其中第一差分晶体管的第一漏极、第三差分晶体管的第三漏极、以及第四差分晶体管的第四栅极可通信地连接；

其中第二差分晶体管的第二漏极、第三差分晶体管的第三漏极、以及第四差分晶体管的第四栅极可通信地连接。

2、根据权利要求1所述的电路，其特征在于，还包括：

第一电容，连接在第一差分晶体管的第一漏极和第二差分晶体管的第二栅极之间；以及

第二电容，连接在第二差分晶体管的第二漏极和第一差分晶体管的第一栅极之间。

3、根据权利要求1所述的电路，其特征在于，第一输入阻抗包括第一串连电感；第二输入阻抗包括第二串连电感。

4、根据权利要求1所述的电路，其特征在于，第一输出阻抗的第一输出电阻连接在第一差分晶体管的第一漏极和第一输出阻抗的第一并联峰化电感之间；且

第一输出电阻的第一并联峰化电感连接在第一输出阻抗的第一输出电阻和电源电压之间。

5、根据权利要求1所述的电路，其特征在于，第一电流源是第一电流源晶体管；

第二电流源是第二电流源晶体管；且

第一差分晶体管、第二差分晶体管、第三差分晶体管、第四差分晶体管、第一电流源晶体管和第二电流源晶体管包括N沟道金属氧化物半导体晶体管。

6、根据权利要求1所述的电路，其特征在于，第一电流源是第一电流源晶体管；

第二电流源是第二电流源晶体管；且

第一差分晶体管、第二差分晶体管、第三差分晶体管、第四差分晶体管、第一电流源晶体管和第二电流源晶体管包括P沟道金属氧化物半导体晶体管。

7、一种电流控制CMOS宽带可变延迟信元电路，其特征在于，包括：

宽带差分晶体管对，包括第一差分输入、第二差分输入、第一差分输出、第二差分输出；

第一电流源，用来为宽带差分晶体管对供电；

交连差分晶体管对，包括第三差分输入、第四差分输入、第三差分输出、和第四差分输出；

第二电流源，用来为交连差分晶体管对供电；

第一输入阻抗，将第一差分输入信号可通信地连接到宽带差分晶体管对的第一差分输入；

第二输入阻抗，将第二差分输入信号可通信地连接到宽带差分晶体管对的第二差分输入；

第一输出阻抗，将宽带差分晶体管对的第一差分输出可通信地连接到电源电压；

第二输出阻抗，将宽带差分晶体管对的第二差分输出可通信地连接到电源电压；

其中，宽带差分晶体管对的第二差分输出、交连差分晶体管对的第三差分输入和交连差分晶体管对的第三差分输出可通信地连接；

其中，宽带差分晶体管对的第一差分输出、交连差分晶体管对的第四差分输入和交连差分晶体管对的第四差分输出可通信地连接；

其中，通过调节第一电流源的第一电流和第二电流源的第二电流中至少一个，控制C3MOS宽带可变延迟信元电路的可变延迟。

8、根据权利要求7所述的电路，其特征在于，电流控制CMOS宽带可变延迟信元电路的延迟是第一电流源的第一电流除以第一电流源的第一电流与第二电流源的第二电流源之和得到的比值的函数。

9、一种电流控制CMOS宽带可变延迟信元电路，其特征在于，包括：

第一差分晶体管，包括第一源极、第一栅极、和第一漏极；

第二差分晶体管，包括第二源极、第二栅极、和第二漏极；

第一电流源，连接到第一差分晶体管的第一源极以及第二差分晶体管的第二源极；

第一串联电感，连接在电流控制CMOS宽带可变延迟信元电路的第一差分输入和第一差分晶体管的第一栅极之间；

第二串联电感，连接在电流控制CMOS宽带可变延迟信元电路的第二差分输入和第二差分晶体管的第二栅极之间；

第一输出阻抗，包括串联的第一输出电阻和第一并联峰化电感，这样使第一输出电阻连接在第一差分晶体管的漏极和第一并联峰化电感之间，第一并联峰化电感连接在第一输出电阻和电源电压之间；

第二输出阻抗，包括串联的第二输出电阻和第二并联峰化电感，这样使第二输出电阻连接在第二差分晶体管的漏极和第二并联峰化电感之间，第二并联峰化电感连接在第二输出电阻和电源电压之间；

第一电容，连接在第一差分晶体管的漏极和第二差分晶体管的栅极之间；

第二电容，连接在第二差分晶体管的漏极和第一差分晶体管的栅极之间；

第三差分晶体管，包括第三源极、第三栅极、和第三漏极；

第四差分晶体管，包括第四源极、第四栅极、和第四漏极；

第二电流源，连接到第三差分晶体管的第三源极和第四差分晶体管的第四源极；

其中，第一差分晶体管的第一漏极、第三差分晶体管的第三漏极、和第四差分晶体管的第四栅极可通信地连接；且

其中，第二差分晶体管的第二漏极、第三差分晶体管的第三漏极、和第四差分晶体管的第四栅极可通信地连接。

10、根据权利要求9所述的电路，其特征在于，第一电流源是第一可变电流源；

第二电流源是第二可变电流源；且

通过调节第一可变电流源的第一电流和第二可变电流源的第二电流中至少一个，控制电流控制CMOS宽带可变延迟信元电路的可变延迟。

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