CN100472947C - 电流控制硅互补金属氧化物半导体宽带数据放大器电路 - Google Patents
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Abstract
本发明涉及一种用于减小差分和共模反射的电流控制CMOS(C3MOS)宽带输入数据放大器。本发明公开了一种新的解决方案，通过该方案可以在接口处获得更好的阻抗匹配和扩展带宽、以提高高频增益，所述接口是应用于通信设备之中的硅片与封装和/或电路板之间的接口。恰当选择的阻抗使差分和共模阻抗显著较小，同时增加较高频段的增益。所述新的解决方案可以在使用相对较小的迹线和元件的同时避免使用小的迹线和元件时的反射增强的不良影响。通过允许使用这些小的迹线和元件，在提供良好的反射和频率相应特性的同时，能量消耗和整个设备尺寸也将显著减小。
Description
技术领域
本发明涉及通信设备，更具体地说，涉及应用于所述通信设备中的放大领域。
背景技术
高速宽带数据放大器应用于宽带数据通信设备。由于处理技术的速度限制、能量消耗以及其它与成本相关的问题等多种原因，需要研发更有效的技术来增加高频工作时的放大器带宽。高速电路技术如已经研发出来的电流控制CMOS(或C3MOS)逻辑使得应用标准CMOS处理技术制造的电路速度有了显著的提高。
然而，当将所述电路应用到硅基片上或封装中(如在集成电路之中)时，集成电路中的初始电路和与之可通信地连接的接合焊线、迹线或焊盘之间的接口会出现困难。这种接口通常被称为硅片与封装和/或电路板之间的接口。一般来说，经常会在电路接口中出现阻抗匹配的困难。构造这种接口时，可使用带状线或微带线传输线。
带状线和微带线传输线分别为横向电磁(TEM)或准横向电磁(quasi-TEM)结构。理想情况下，在这种结构中传播的电磁波具有主要与频率成线性关系的传播常数以及相对于频率几乎为常数的相速度。单独看来，这些传输线呈现出单端特性阻抗、相速度和衰减。例如，如果特性阻抗为50欧姆的传输线终端接50欧姆的负载，则传输线和负载之间的接口处将不存在反射。
但是，在实际应用中，各种非线性造成了硅片与封装和/或电路板之间的接口处的阻抗错配，这将导致相当大的反射，进而降低信号的完整性。第一，当这些带状线和微带线中的一对互相接近时(例如在封装基板上)会产生耦合，这将显著地改变传输参数并使差分和共模导波的传播成为可能。为保护信号的完整性，需要最小化差分和共模反射。第二，将封装连接到硅晶片的接合线在多GHz(吉赫兹)的数据率下通常表现出感应阻抗。第三，随着数据率的增加，结合区的信号路径和硅晶片上的ESD(静电感应装置)的电容负载将不断加大，即便终端电阻与输入接合区极为接近也是如此。进一步，来自数据放大器输入端的晶体管的电容性负载会造成终端电阻并联短路，并减小高频时的整体阻抗，这将导致输入数据放大器的带宽减小和输入处的反射增加。在由集总元件表示的单端配置中，硅片120与封装和/或电路板110之间的接口的错配如图1所示。
图1为现有技术中硅片120与封装和/或电路板110之间的接口的阻抗错配100的实施例。
在接口处，向封装和/或电路板110一侧看去，阻抗主要为电感性的。相反，从硅片120一侧看去，阻抗主要呈电容性。对差模和单模传输均是如此。
现有技术一直需要带有频率响应的放大级，在较高的频率范围内有足够的增益，同时最小化放大器的功率消耗，以及减少高昂的处理需求。
发明内容
本发明的装置和方法将在后文结合附图说明、具体实施方式和权利要求进行进一步说明。
根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带数据放大器电路，所述电路包括：
第一差分晶体管，所述晶体管包括源极、栅极和漏极；
第二差分晶体管，所述晶体管包括源极、栅极和漏极；
电流源，其与第一差分晶体管的源极和第二差分晶体管的源极相耦合；
第一输出阻抗，其包括第一输出电阻和与之串连的第一并联峰化电感，所述第一输出阻抗耦合在第一差分晶体管的漏极和电源电压之间；
第二输出阻抗，其包括第二输出电阻和与之串连的第二并联峰化电感，所述第二输出阻抗耦合在第二差分晶体管的漏极和电源电压之间；
差分终端阻抗，其耦合于第一差分晶体管的栅极和第二差分晶体管的栅极之间；
第一输入阻抗，其耦合于所述C3MOS宽带数据放大器电路的第一差分输入和第一差分晶体管的栅极之间；以及
第二输入阻抗，其耦合于所述C3MOS宽带数据放大器电路的第二差分输入和第二差分晶体管的栅极之间。
优选地，所述差分终端阻抗包括串连联接的第一电阻和第二电阻。
优选地，所述第一输入阻抗包括第一串连电感；所述第二输入阻抗包括第二串连电感。
优选地，所述第一输入阻抗包括第一组多个串连电感；所述第二输入阻抗包括第二组多个串连电感。
优选地，所述第一输入阻抗包括第一串连电感和第一分流电容；所述第二输入阻抗包括第二串连电感和第二分流电容。
优选地，所述第一输入阻抗包括第一组多个串连电感，由此产生第一组多个节点，以及连接在第一组节点中的选定节点与地电位之间的第一组多个分流电容；且
所述第二输入阻抗包括第二组多个串连电感，由此产生第二组多个节点，以及连接在第二组节点中的选定节点和地电位之间的第二组多个分流电容。
优选地，所述第一输出阻抗的第一输出电阻耦合在第一差分晶体管的漏极和第一输出阻抗的第一并联峰化电感之间；且
所述第一输出阻抗的第一并联峰化电感耦合在第一输出阻抗的第一输出电阻和电源电压之间。
优选地，所述电流源为电流源晶体管，且
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括NMOS(N沟道金属氧化物半导体)晶体管；或
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括PMOS(P沟道金属氧化物半导体)晶体管。
优选地，所述电路进一步包括：
第一电容，其耦合于第一差分晶体管的漏极和第二差分晶体管的栅极之间；以及
第二电容，其耦合于第二差分晶体管的漏极和第一差分晶体管的栅极之间。
优选地，所述C3MOS宽带数据放大器电路为集成电路的输入放大集。
优选地，所述集成电路应用于通信收发器的接收功能模块之中。
根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带数据放大器电路，所述电路包括：
第一差分输入；
第二差分输入；
宽带差分晶体管对，其包括第三差分输入和第四差分输入；
输入阻抗匹配网络，其与C3MOS宽带数据放大器电路的第一差分输入、C3MOS宽带数据放大器电路的第二差分输入、宽带差分晶体管对的第三差分输入、宽带差分晶体管对的第四差分输入相耦合，其中所述输入阻抗匹配网络包括：
差分终端阻抗，其耦合于宽带差分晶体管对的第三差分输入和宽带差分晶体管对的第四差分输入之间；
第一输入阻抗，其耦合于C3MOS宽带数据放大器电路的第一差分输入和宽带差分晶体管对的第三差分输入之间；和
第二输入阻抗，其耦合于C3MOS宽带数据放大器电路的第二差分输入和宽带差分晶体管对的第四差分输入之间。
优选地，所述宽带差分晶体管对包括：
第一差分晶体管，所述晶体管包括源极、栅极和漏极；
第二差分晶体管，所述晶体管包括源极、栅极和漏极；
电流源，其与第一差分晶体管的源极和第二差分晶体管的源极相耦合；
第一输出阻抗，其包括第一输出电阻和与之串连的第一并联峰化电感，所述第一输出阻抗耦合在第一差分晶体管的漏极和电源电压之间；
第二输出阻抗，其包括第二输出电阻和与之串连的第二并联峰化电感，所述第二输出阻抗耦合在第二差分晶体管的漏极和电源电压之间；
第一电容，其耦合于第一差分晶体管的漏极和第二差分晶体管的栅极之间；以及
第二电容，其耦合于第二差分晶体管的漏极和第一差分晶体管的栅极之间；其中：
宽带差分晶体管对的第三差分输入包括第一差分晶体管的栅极；且
宽带差分晶体管对的第四差分输入包括第二差分晶体管的栅极。
优选地，所述差分终端阻抗包括串连联接的第一电阻和第二电阻；
所述第一输入阻抗包括第一串连电感；且
所述第二输入阻抗包括第二串连电感。
优选地，所述第一输入阻抗包括第一组多个串连电感；所述第二输入阻抗包括第二组多个串连电感。
优选地，所述第一输入阻抗包括第一串连电感和第一分流电容；所述第二输入阻抗包括第二串连电感和第二分流电容。
优选地，所述C3MOS宽带数据放大器电路为集成电路的输入放大集；所述集成电路应用于通信收发器的接收功能模块之中。
根据本发明的一个方面，提供了一种电流控制CMOS(C3MOS)宽带数据放大器电路，所述电路包括：
第一差分晶体管，所述晶体管包括源极、栅极和漏极；
第二差分晶体管，所述晶体管包括源极、栅极和漏极；
电流源，其与第一差分晶体管的源极和第二差分晶体管的源极相耦合；
第一输出阻抗，其包括第一输出电阻和与之串连的第一并联峰化电感，因此第一输出电阻耦合在第一差分晶体管的漏极和第一并联峰化电感之间，第一并联峰化电感耦合在第一输出电阻和电源电压之间；
第二输出阻抗，其包括第二输出电阻和与之串连的第二并联峰化电感，因此第二输出电阻耦合在第二差分晶体管的漏极和第二并联峰化电感之间，第二并联峰化电感耦合在第二输出电阻和电源电压之间；
第一电容，其耦合于第一差分晶体管的漏极和第二差分晶体管的栅极之间；
第二电容，其耦合于第二差分晶体管的漏极和第一差分晶体管的栅极之间；
至少一个电阻串连联接于第一差分晶体管的栅极和第二差分晶体管的栅极之间；
第一串连电感，其耦合于C3MOS宽带数据放大器电路的第一差分输入和第一差分晶体管的栅极之间；以及
第二串连电感，其耦合于C3MOS宽带数据放大器电路的第二差分输入和第二差分晶体管的栅极之间。
优选地，所述电流源为电流源晶体管，且
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括NMOS(N沟道金属氧化物半导体)晶体管；或
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括PMOS(P沟道金属氧化物半导体)晶体管。
优选地，所述C3MOS宽带数据放大器电路为集成电路的输入放大集，所述集成电路应用于通信收发器的接收功能模块之中。
本发明的其它特性和优点将在下文的具体实施方式中结合附图进行说明。
附图说明
图1是现有技术中硅片与封装和/或电路板之间的接口阻抗错配的示例的示意图。
图2是电流控制CMOS(C3MOS)宽带数据放大器电路的实施例示意图。
图3是用于扩展带宽和减小硅片与封装和/或电路板之间接口的反射的C3MOS宽带输入数据放大器电路的实施例示意图。
图4是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种输入阻抗实施例的示意图。
图5是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种差分终端阻抗实施例的示意图。
图6是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种输出阻抗实施例的示意图。
图7是用于扩展带宽和减小硅片与封装和/或电路板之间接口的反射的C3MOS宽带输入数据放大器电路的另一个实施例的示意图。
图8A是根据图2所示的C3MOS宽带数据放大器电路、由集总元件表示的单端配置中、硅片与封装和/或电路板之间的接口处的阻抗匹配的实施例示意图。
图8B是根据已经构建的C3MOS宽带输入数据放大器电路、由集总元件表示的单端配置中、硅片与封装和/或电路板之间的接口处的阻抗匹配的实施例示意图。
图9是根据已经构建的C3MOS宽带输入数据放大器电路、由集总元件表示的差模配置中、硅片与封装和/或电路板之间的接口处的阻抗匹配的实施例示意图。
图10是应用于与通信网络可通信地连接的通信收发器中的一个或多个C3MOS宽带输入数据放大器电路的实施例示意图。
具体实施方式
本发明的实施例涉及应用于硅互补金属氧化物半导体(CMOS)加工技术的超高速逻辑电路。在此区分术语“CMOS加工技术”和“CMOS逻辑”。在此所用到的CMOS加工技术一般是指各种成熟的CMOS制造过程，其在硅基片上构造带有栅极引出线的场效应晶体管，所述栅极引出线通常由多晶硅材料置于绝缘材料如二氧化硅上制成。另一方面，CMOS逻辑是指用互补CMOS晶体管(N沟道和P沟道)构成各种逻辑门和更复杂的逻辑电路，其中消耗的静态电流为零。本发明的各实施例使用电流控制机制开发了一系列速度非常快的电流控制CMOS(C3MOS或C3MOSTM)逻辑，其可以用各种传统的CMOS加工技术制造，但是不会像传统的CMOS逻辑那样消耗静态电流。C3MOS逻辑或电流控制金属氧化物半导体场效应管(MOSFET)逻辑在这里可以互换使用。
各种C3MOS电路技术在美国专利申请号为09/484,856、现美国专利号为6,424,194B1、发明人为A.Hairapetian的名为“电流控制的CMOS逻辑族(Current Controlled CMOS Logic Family)”的专利中有更为详细的描述，为上述目的所述文献的全文作为参考包含于此。
其它的技术也被开发出来以增加CMOS电路的增益带宽积。例如，并联峰化即是一种能够改善增益带宽乘积的方法。并联峰化涉及在输出电阻上串连电感以扩展电路的带宽。这种结合有C3MOS电路的感应宽频技术在美国专利申请号为09/610,905、现美国专利号为6,340,899 B1、发明人为M.Green的名为“电感性带宽增加的电流控制CMOS电路(Current-Controlled CMOS Circuits with InductiveBroadbanding)”的专利文献中有更为详细的描述，为上述目的所述文献的全文作为参考包含于此。
但是，通过所述感应峰化所带来的增益带宽积的扩展的极限大约为1.5倍，并且所需的电感器通常较大，这将在集成电路上占据很大空间。在宽带数据通信中，可用数据频率范围从几kHz(千赫兹)开始，一直延伸到几GHz(吉赫兹)。需要宽带放大器来处理这样的宽数据频谱。这与无线领域不同，无线通信只在非常窄的频带内进行通信，可以用带有电感和电容的调谐放大器实现。但是，宽带数据放大器需要在很宽的频带上有相对恒定或平稳的频率响应。
一般来说，在设计宽带放大器时，在增益和带宽之间要做以取舍。对于相同的拓扑结构，增益和带宽的乘积通常为一常量。但是，通过使用特殊的技术，在保持相同的增益水平的同时可以扩展带宽。一种传统的方法是在制造宽带数据放大器所应用的集成电路时使用更快的加工工艺，如GaAs或InP。但是这些工艺一般成本较高，且不像标准CMOS加工那样使用广泛。
在美国专利申请号为10/028,806、现美国专利号6,624,699 B2、发明人为名为Guangming Yin和Jun Cao的名为“电流控制的CMOS宽带数据放大器电路(Current-controlled CMOS wideband dataamplifier circuit)”的专利文献中，串联电感对(L1和L2)连接到输入晶体管的栅极、输入焊盘201和202、以及50欧姆的终端负载之间。
图2是电流控制CMOS(C3MOS)宽带数据放大器电路200的实施例示意图。
输入串连电感(L1和L2)在高频时与差分晶体管对的输入处的电容产生共振从而扩展了放大器的带宽。另外，在高频时，电感(L1和L2)如同阻塞在终端电阻(图中两个串连的50欧姆电阻)和电容之间的高值阻抗，因而会改善芯片的输入反射。
如果需要，可以提供低阻抗路径以生成交流(AC)“地”，从而改善共模反射。可以在终端电阻(也就是，两个串连的50欧姆电阻)的公共节点和“地”之间连接相对较大的电容(C0)。
图3是用于扩展带宽和减小硅片与封装和/或电路板之间接口的反射的C3MOS宽带输入数据放大器电路310的实施例示意图。
这里公开了一种能在封装和/或电路板一侧与硅片一侧之间获得更好的阻抗匹配的新方法。尽管为了减小尺寸和能量消耗，许多新的设计都不断试图使用更小的迹线和元件，但是当阻抗匹配不好(甚或根本没有阻抗匹配)时，在接口处将会出现非常严重的反射。
C3MOS宽带输入数据放大器电路310是封装和/或一侧的电路板与另一侧的硅片之间的接口处的第一个输入级。两个不同接合区(如301和302所示)可通信地连接到提供不同的输入信号(INP和INN)的C3MOS宽带输入数据放大器电路310。输入匹配阻抗网络320位于C3MOS宽带输入数据放大器电路310的输入和宽带差分晶体管对330之间。一般来说，输入匹配阻抗网络320包括两个分开的、串连耦合于差分输入信号的两条通路的输入阻抗(如321何322所示)、和一个可通信地耦合于不同差分输入信号的两条通路之间的差分终端阻抗324。所述差分终端阻抗324位于输入阻抗321和322之后。输入匹配阻抗网络320的差分输出信号作为宽带差分晶体管对330的输入。
在C3MOS宽带输入数据放大器电路310中，两个分开的输出阻抗(如331和332所示)耦合于宽带差分晶体管对330和电源电压340之间。电源电压340可以仅是C3MOS宽带输入数据放大器电路310之中的节点，它接收电源的电压并将之引入C3MOS宽带输入数据放大器电路310。之后宽带差分晶体管对330的差分输出信号(也是C3MOS宽带输入数据放大器电路310的差分输出信号)与同一集成电路的一个或多个其它模块350可通信地耦合或通过适当的集成电路连接到一个或多个其它的集成电路、电路板、模块和/或设备。
为匹配封装和/或电路板的阻抗，设计者要在很大的范围内对输入匹配阻抗网络320的各个部分进行选择；对输入匹配阻抗网络320的每个子部分(也就是，输入阻抗321和322以及差分终端阻抗324)进行选择时情况也是如此。类似地，设计者要在很大的范围内对输出阻抗331和332的单个部分进行选择。这些不同模块可能用到的一些实施例如下。
例如，注意到可通过将输入阻抗321和322(例如，在很多实施例中，二者一般为感性阻抗)用包括一个或多个电感、电阻和电容的电感性网络替代来进一步改进C3MOS宽带输入数据放大器电路310。设计的核心思想是使用更多的元件(也就是，适当的数量和元件的组合)来对向电路板或封装一侧看去的阻抗在较宽的频率范围内进行更精确的匹配，同时构造一个共振电路以在高频时产生峰化从而扩展电路的带宽。在这种情况下，匹配阻抗网络320(例如，其很多时候为很大的电感性的网络)的输入阻抗321和322中的总串连电阻必须很小，以便在低频时仍具有良好的阻抗匹配并且可以生成有效的峰化来扩展带宽。
图4是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种输入阻抗实施例400的示意图。如上文所述，图3中输入阻抗321和322可以用不同的方法进行设计。输入阻抗401仅包括串连联接的电感。输入阻抗402包括串连联接的电感，两个单独的分流电容分别位于所述串连联接的电感两端。输入阻抗403包括两个串连联接的电感，三个单独的分流电容分别位于所述两个串连联接的电感生成的节点处。一般来说，选择的任意数量的串连联接的电感以及分流电容如输入阻抗404所示，其包括多个串连联接的电感，多个分流电容分别位于所述多个串连联接的电感产生的节点处。多数情况下，为了匹配向封装和/或电路板方向看去和向硅片方向看去的阻抗，最好使输入呈更高的电感性。
图5是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种差分终端阻抗实施例500的示意图。如上文所述，图3中的差分终端阻抗324可以用不同的方法设计。差分终端阻抗551仅包括串连联接的电阻。差分终端阻抗552包括串连联接的电阻，两个单独的分流电容分别位于所述串连联接的电阻两端。
差分终端阻抗553包括两个50欧姆的串连联接的电阻；这些特定阻值(如50欧姆)的选择是为了与封装和/或电路板一侧接口的焊盘和相应的焊线接口的特征阻抗相匹配。此外，如上文的另一个实施例所述，为改善共模反射，可以提供低阻抗通路以生成交流“地”。可以在两个串连的50欧姆电阻的公共节点和“地”之间连接相对较大的电容或其它适当选择的低阻抗组合。
图6是可在已经构造的C3MOS宽带输入数据放大器电路中使用的几种输出阻抗实施例600的示意图。如上文所述，图3中的输出阻抗331和332可以用不同的方法设计。输出阻抗601包括按照一种顺序串连联接的电阻和电感，输出阻抗602同样包括串连联接的电阻和电感，只是顺序相反。输出阻抗603包括串连联接的电阻和电感，其顺序与输出阻抗601相同，且在串连联接的电阻和电感之间的节点处连接分流电容。
对图4、图5和图6中所描述的每一个实施例而言，要注意的是，这些可能的实施例并不是穷尽的，而仅仅是对较广范围的示例性说明，设计者在该范围内保证在一侧的硅片与另一侧的封装和/或电路板之间的接口有恰当的阻抗匹配。
图7是用于扩展带宽和减小硅片与封装和/或电路板之间接口的反射的C3MOS宽带输入数据放大器电路的另一个实施例700的示意图。
电流源晶体管被偏置电压所偏置，这样恒定的电流从电流源晶体管的漏极流向源极。两个单独的差分晶体管构成宽带差分晶体管对。第一差分晶体管的栅极连接于第一串连峰化电感L1的反向端，而同向差分输入信号INP耦合于第一串连峰化电感L1的同向端。类似地，第二差分晶体管的栅极连接于第二串连峰化电感L2的反向端，而反向差分输入信号INN耦合于第二串连峰化电感L2的同向端。此外，两个串连联接的50欧姆的终端电阻连接于第一差分晶体管的栅极和第二差分晶体管的栅极之间。
如上文的其它实施例所述，为改善共模反射，可以提供低阻抗通路以生成交流“地”。可以在终端电阻(即两个串连的50欧姆电阻)的公共节点和“地”之间连接相对较大的电容(C0)。
假设第一和第二差分晶体管是相同的，则第一和第二串连峰化电感L1和L2具有相同的电感值。第一输出电阻R3的反向端连接到第一差分晶体管的漏极，其同向端连接到第一并联峰化电感L3的反向端。第二输出电阻R4的反向端连接到第二差分晶体管的漏极，其同向端连接到第二并联峰化电感L4的反向端。第一和第二并联峰化电感L3和L4的同向端连接到正向电源电压(如Vcc所示)。第一和第二输出电阻R3和R4最好具有相同的阻值R，第一和第二并联峰化电感L3和L4最好具有相同的电感值。第一电容C1(也被称为第一密勒效应消除电容C1)的同向端与第二差分晶体管的漏极耦合，其反向端与第一差分晶体管的栅极耦合。第二电容C2(也被称为第二密勒效应消除电容C2)的同向端与第一差分晶体管的漏极耦合，其反向端与第二差分晶体管的栅极耦合。第一输出信号OUTP取自第二差分晶体管的漏极，第二输出信号OUTN取自第一差分晶体管的漏极。
回到图1，为了与向封装和电路板110方向看去的阻抗和向硅片120方向看去的阻抗相匹配，最好使输入呈现更多的电感性。但是，设计者仍然希望使用连接到栅极的电感(L1和L2)带来的带宽扩展。因此，一种新的芯片输入端处的宽带数据放大器以及输入接合区(如701和702所示)和两个串连联接的50欧姆终端电阻(其连接于与宽带差分晶体管对的第一差分晶体管和第二差分晶体管的栅极相连接的差分输入信号之间)可以如图7所示进行设计。在新的设计中，输入电感(L1和L2)仍旧与和输入有关的电容共振并在频率相应的高频段生成峰值。这有助于扩展数据放大器的带宽。另一方面，输入电感使得输入阻抗的感性增强，从而能跟封装或电路板更好地匹配。这将有助于减少硅片与封装和/或电路板之间接口的反射。
图8A是根据图2所示的C3MOS宽带数据放大器电路、由集总元件表示的单端配置中、硅片820与封装和/或电路板之间的接口处的阻抗匹配的实施例801的示意图。
图8B是根据已经构建的C3MOS宽带输入数据放大器电路、由集总元件表示的单端配置中、硅片与封装和/或电路板之间的接口处的阻抗匹配的实施例802的示意图。
本发明的新颖性的优点将对照图8A和图8B进一步说明。图8A对应于图2的C3MOS宽带数据放大器电路，图8B对应具有设计好的更好匹配阻抗的C3MOS宽带数据放大器电路。这些图中的硅片与封装和/或电路板间的接口的阻抗匹配单端配置表示，该单端配置由电路的集总元件表示。
将图8A和图8B进行对比，显然的，根据本发明实施例所设计的电路为应用于共模反射的单端配置提供了好得多的阻抗匹配。
对于差模情况，根据本发明实施例所设计的电路同样通过对向硅片方向看去的阻抗与向电路板/封装方向看去的阻抗进行匹配、而减小了输入反射，如图9所示。
为了不降低在非常低的频率时的反射，输入阻抗(例如，其包括一个或多个串连联接的电感)应该具有相对较小的串连寄生电阻。换言之，此处使用的任何电感都应具有足够高的品质因子。这同样有助于更有效地扩展带宽，因为如果品质因子过低，C3MOS宽带数据放大器电路频率响应的共振峰值就会过小以至于无法影响整个带宽。
图9是根据已经构建的C3MOS宽带输入数据放大器电路、由集总元件表示的差模配置中、硅片与封装和/或电路板之间的接口处的阻抗匹配的实施例900的示意图。
图10是应用于与通信网络可通信地连接的通信收发器中的一个或多个C3MOS宽带输入数据放大器电路的实施例1000的示意图。
图中的通信收发器1010可以应用于各种通信系统中的任意一种。例如，通信收发器1010可以与以太网1099耦合并与之通信。这样的以太网1099可以以光纤网形式实现；一般说来，以太网1099可以以有线网络或包括有线和无线元件的混合网络形式实现。根据需求，通信收发器1010可以用于与各种类型的通信系统实现双向通信。此外，在某些实施例中，通信收发器1010可作为单个集成电路来实现。选择性地，通信收发器1010的各种元件及其包含的功能模块同样可以使用单独的集成电路实现，这些集成电路集成在一起构成了一个更大的模块或设备，所述模块或设备构成了通信收发器1010。
考察通信收发器1010的双向容量，可以看到存在上行流量和下行流量。从另一个角度看，存在着进入通信收发器1010的输入流量和流出通信收发器1010的输出流量。通信收发器1010中的输出流量可能来自一个或多个位于通信收发器1010之内或之外的其它模块(如参考标号1029所示)；所述流量通向发送器1020。所述发送器1020可能只是通信收发器1010中的功能模块(即当通信收发器1010由单个集成电路实现时)。选择性地，所述发送器1020自身是独特的集成电路，是构成通信收发器1010的众多集成电路中的一部分。类似地，进入通信收发器1010的输入流量来自通信收发器1010与之耦合并通信的特定网络。进入通信收发器1010的输入流量通过接收器1030的原始处理元件后被送至通信收发器1010之内或之外的一个或多个其它模块(如参考标号1039所示)。与发送器1020类似，接收器1030可能只是通信收发器1010中的功能模块(即当通信收发器1010由单个集成电路实现时)。选择性地，所述接收器1030自身是单独的集成电路，是构成通信收发器1010的众多集成电路中的一部分。
在通信收发器1010的每条路径(输入和输出)中使用多个放大和/或缓冲级是常用的做法。例如，图中发送器1020和接收器1030均包含多个所述的“级”。特别地，如图所示，发送器1020有级1021、级1022、级1023、……、和级1024；接收器1030有级1031、级1032、级1033、……、和级1034。这些级中的任何一级都可以根据已经构建的C3MOS宽带输入数据放大器电路实现。
但是，尤其令人感兴趣的是接收器1030的级1034(它是通信收发器1010的输入级)，因为是通信收发器1010的硅片和与通信收发器1010可通信地耦合联接的封装和/或电路板之间的接口，因此该级通常需要进行恰当的阻抗匹配。例如，如果没有恰当的阻抗匹配，级1034所在的接口将会产生不希望的有害反射。
尽管已经提到，C3MOS宽带输入数据放大器电路的实施例可以应用于通信收发器1010中的发送器1020和接收器1030的任何一级，但是主要的兴趣在于在通信收发器1010的接收器1030的级1034应用所述C3MOS宽带输入数据放大器电路，以保证恰当的阻抗匹配。如上文所述，为保证接口处适当的阻抗匹配从而减少(如果无法彻底消除的话)任何不希望和有害的反射，设计者在为C3MOS宽带输入数据放大器电路(包括使用电感、电容和/或电阻)设计输入阻抗匹配网络时要涉及很大的范围。
另外要指出的是，本发明的某些方面同时包括在不具备发送器功能的通信接收器设备。C3MOS宽带输入数据放大器电路的这些实施例也可包含在所述接收器设备中，而并不超出本发明的范围和实质。
通过上述本发明的具体实施方式和附图的描述，其它修改和变动将是显而易见的。同样显而易见的是，可作出其它修改和变动，而不会超出本发明的范围和实质。
相关专利/专利申请的交叉引用：
优先权声明：
依据U.S.C.§119(e)，本专利申请要求下述美国临时专利申请的优先权，并将之作为参考全文引用于此且作为本美国专利申请的一部分：
1、美国临时申请号60/703,908名为“用于减小差模和共模反射的电流控制CMOS(C3MOS)宽带输入数据放大器(Current-controlledCMOS(C3MOS)wideband input data amplifier for reduced differentialand common-mode reflection)”，(代理所案号：BP4824)申请日2005年7月29日(07/29/2005)，星期五，未授权。
作为参考交叉引用的相关专利申请：
下述美国专利申请将在本申请中作为参考全文引用，并作为本专利申请的一部分：
1、美国专利申请号09/484,856名为“电流控制CMOS逻辑族(Current-controlled CMOS logic family)”，(代理所案号：BP1645)申请日2000年1月18日(01/18/2000)，现美国专利号6,424,194 B1，公开日2002年7月23日(07/23/2002)。
2、美国专利申请号09/610,905名为“带有感性带宽扩展的电流控制的CMOS电路(Current-controlled CMOS circuits with inductivebroadbanding)”，(代理所案号：BP1652)申请日2000年7月6日(07/06/2000)，现美国专利号6,340,899B1，公开日2002年1月22日(01/22/2002)。
3、美国专利申请号10/028,806名为“电流控制的CMOS宽带数据放大器电路(Current-controlled CMOS wideband data amplifiercircuits)”，(代理所案号：BP1817)申请日2001年10月25日(10/25/2001)，现美国专利号6,624,699B2，公开日2003年9月23日(09/23/2003)。
Claims (7)
1、一种电流控制硅互补金属氧化物半导体宽带数据放大器电路，其特征在于，所述电路包括：
第一差分晶体管，所述晶体管包括源极、栅极和漏极；
第二差分晶体管，所述晶体管包括源极、栅极和漏极；
电流源，其与第一差分晶体管的源极和第二差分晶体管的源极相耦合；
第一输出阻抗，其包括第一输出电阻和与之串连的第一并联峰化电感，所述第一输出阻抗耦合在第一差分晶体管的漏极和电源电压之间；
第二输出阻抗，其包括第二输出电阻和与之串连的第二并联峰化电感，所述第二输出阻抗耦合在第二差分晶体管的漏极和电源电压之间；
差分终端阻抗，其耦合于第一差分晶体管的栅极和第二差分晶体管的栅极之间；
第一输入阻抗，其耦合于所述硅互补金属氧化物半导体宽带数据放大器电路的第一差分输入和第一差分晶体管的栅极之间；以及
第二输入阻抗，其耦合于所述硅互补金属氧化物半导体宽带数据放大器电路的第二差分输入和第二差分晶体管的栅极之间。
2、根据权利要求1所述的电路，其特征在于，所述差分终端阻抗包括串连联接的第一电阻和第二电阻。
3、根据权利要求1所述的电路，其特征在于，所述第一输入阻抗包括第一串连电感；所述第二输入阻抗包括第二串连电感。
4、根据权利要求1所述的电路，其特征在于，所述第一输入阻抗包括第一组多个串连电感；所述第二输入阻抗包括第二组多个串连电感。
5、根据权利要求1所述的电路，其特征在于，所述第一输入阻抗包括第一串连电感和第一分流电容；所述第二输入阻抗包括第二串连电感和第二分流电容。
6、一种电流控制硅互补金属氧化物半导体宽带数据放大器电路，其特征在于，所述电路包括：
第一差分晶体管，所述晶体管包括源极、栅极和漏极；
第二差分晶体管，所述晶体管包括源极、栅极和漏极；
电流源，其与第一差分晶体管的源极和第二差分晶体管的源极相耦合；
第一输出阻抗，其包括第一输出电阻和与之串连的第一并联峰化电感，其中第一输出电阻耦合在第一差分晶体管的漏极和第一并联峰化电感之间，第一并联峰化电感耦合在第一输出电阻和电源电压之间；
第二输出阻抗，其包括第二输出电阻和与之串连的第二并联峰化电感，其中第二输出电阻耦合在第二差分晶体管的漏极和第二并联峰化电感之间，第二并联峰化电感耦合在第二输出电阻和电源电压之间；
第一电容，其耦合于第一差分晶体管的漏极和第二差分晶体管的栅极之间；
第二电容，其耦合于第二差分晶体管的漏极和第一差分晶体管的栅极之间；
至少一个电阻串连联接于第一差分晶体管的栅极和第二差分晶体管的栅极之间；
第一串连电感，其耦合于硅互补金属氧化物半导体宽带数据放大器电路的第一差分输入和第一差分晶体管的栅极之间；以及
第二串连电感，其耦合于硅互补金属氧化物半导体宽带数据放大器电路的第二差分输入和第二差分晶体管的栅极之间。
7、根据权利要求6所述的电路，其特征在于，所述电流源为电流源晶体管，且
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括N沟道金属氧化物半导体晶体管；或
所述第一差分晶体管、第二差分晶体管和电流源晶体管包括P沟道金属氧化物半导体晶体管。
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