CN1912952A - 基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板 - Google Patents

Abstract

本发明涉及一种基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，它包括一个视音频嵌入式开发平台，所述的视音频嵌入式开发平台的开发平台标准系统总线模块通过SRDU接口连接一个码流生成与分析高速数字信号处理选件二次开发板。实现针对实时视频、音频信号的标准码流生成、存储和传输，以及针对标准码流信息的实时分析、解码播放和存储等功能。

Description

基于视音频嵌入式开发平台的码流生成与 分析高速数字信号处理选件二次开发板

技术领域

本发明涉及一种基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，基于专用的视音频嵌入式开发平台，实现针对实时视频、音频信号的标准码流生成、存储和传输，以及针对标准码流信息的实时分析、解码播放和存储等功能；本发明中的视音频嵌入式开发平台具有完善的视频、音频以及各种数据通信接口，带15寸液晶显示屏，本发明中的码流生成与分析高速数字信号处理选件，是利用视音频嵌入式开发平台的标准系统总线实现的二次开发板，这个系统实现了完整的视音频数字信号处理过程，是一个有效的数字视音频技术的嵌入式系统学习和设计的平台。

背景技术

数字视音频产业作为电子信息产业的重大组成部分之一，有数据预测，到2008年，中国数字视音频产业年产值将达到9000亿元，超过通信产业跃居信息业首位；而到2010年，视音频产业将达1.5万亿元，成为国民经济的第一大支柱；同时，传统的微处理单元(MCU)和标准数字逻辑电路(ASSP)供应商市场份额逐年下降，现场可编程器件(FPGA)会更大规模的应用。近几年随着可编程片上系统(SOPC)概念的提出，从软件和硬件两方面推动了嵌入式系统设计的方法和内涵；而NiosII软核的提出，满足了嵌入式系统对软硬核双可编程的需求，因此嵌入式系统技术也随之进入了软核(Soft Core)时代。

但是目前的各种嵌入式系统开发板，要么是基于比较低档次处理器芯片的学习板，只能做一些简单编程学习，无法进行视音频开发，如果是基于比较高档次处理器芯片的学习板，则接口都不够丰富，特别是视频、音频接口尤其缺乏，用户也只能进行相关软件学习，硬件不支持用户的二次开发，同时也不提供视频显示用的大尺寸液晶屏，这些缺陷使得这些开发板无法实现特定针对视音频信号处理的嵌入式系统设计与学习。

据相关检索调研，目前高校课程中，与现代视音频技术相关的内容比较少，而相应的实践课程更加缺乏，另外，科技类公司在数字视频音频产品的研发过程中，硬件平台的重用性很低，不利于产品成本控制以及产品的快速研发上市。相关技术的发展，无论从高校学生的实践和动手能力培养，还是科技公司里产品的不断推陈出新等方面来讲，都要求我们在数字视频音频系统设计方面的的设计方法和设计水平能够随着技术的发展而发展，并且能够及时推出一个有效的数字视音频技术的嵌入式系统学习和设计的平台，实现完整的视音频数字信号处理过程。

发明内容

本发明的目的在于提供一种基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，基于专用的视音频嵌入式开发平台，实现针对实时视频、音频信号的标准码流生成、存储和传输，以及针对标准码流信息的实时分析、解码播放和存储等功能，是利用视音频嵌入式开发平台的标准系统总线实现的二次开发板，这个系统实现了完整的视音频数字信号处理过程，是一个有效的数字视音频技术的嵌入式系统学习和设计的平台；本发明中的视音频嵌入式开发平台具有完善的视频、音频以及各种数据通信接口，带15寸液晶显示屏，可以作为数字视频音频处理实验平台，完成多种视音频实验或者教学演示功能，其次可以利用对用户开放的开发平台标准系统总线和丰富的数据通信接口，进行数字视频音频嵌入式系统的二次开发，另外，还可以利用该平台的可编程特性，在不改变硬件的基础上，进行专用嵌入式软件开发或者视音频产品的样机研制工作；本发明中的码流生成与分析高速数字信号处理选件，是利用视音频嵌入式开发平台的标准系统总线实现的二次开发板，可以利用视音频嵌入式开发平台开放的视音频信号源和显示接口等特性，实现视频音频信号的编解码、存储和传输等功能。本发明中的视音频嵌入式开发平台采用大规模可编程器件(FPGA)作为开发平台主控核心，并且植入了NiosII软核管理系统，其可编程性提高了系统的可剪裁性，降低了系统开发成本，平台完善的视音频接口为用户二次开发提供信号源，15寸液晶显示器能够满足高清晰度视频显示的要求，开发平台标准系统总线接口支持用户基于该平台的嵌入式系统二次开发，使该平台具有极大的适应性和极高的性价比；本发明中的码流生成与分析高速数字信号处理选件，采用大规模可编程器件(FPGA)作为主控核心，并且植入了NiosII软核管理系统，在一片主控FPGA芯片上完成了所有算法运行以及系统控制，采用选件标准系统总线与专用视音频嵌入式开发平台进行配套，极高了系统集成度和可靠性，CF卡、硬盘和通用数据存储单元等外设实现系统处理过程中的大量数据存储，并利用以太网、USB以及串口等通信方式实现数据的远程传输和系统管理，该选件的标准系统总线通过与视音频嵌入式开发平台相连接，解决该选件编码的信号源和解码后视频、音频信号播放等问题。对外的以太网接口模块和USB接口模块提供了信息传输的标准通道，也提供了系统远程控制通道，提高了系统的可扩展性与普遍适应性。

为实现上述目的，本发明采用下述技术方案：

一种基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，包括一个视音频嵌入式开发平台，其特征在于所述的视音频嵌入式开发平台的开发平台标准系统总线模块(3)通过SRDU接口连接一个码流生成与分析高速数字信号处理选件二次开发板。

上述的视音频嵌入式开发平台，包括开发平台主控模块(1)、差分视频信号生成与切换模块(2)、开发平台标准系统总线模块(3)、通信模块(4)、显示模块(5)、视频输入模块(6)和音频输入输出模块(7)组成，其特征在于系统集成了完善的视频、音频、显示以及其他通信接口，开发平台标准系统总线向用户开放，支持二次开发；采用主控模块和标准系统总线作为平台的核心，开发平台标准系统总线模块(3)分别与开发平台主控模块(1)、差分视频信号生成与切换模块(2)、通信模块(4)、视频输入模块(6)、音频输入输出模块(7)和选件标准系统总线模块(9)相连，差分视频信号生成与切换模块(2)分别与开发平台主控模块(1)、开发平台标准系统总线模块(3)和显示模块(5)相连；采用大规模可编程器件(FPGA)芯片作为开发平台主控模块(1)的核心，支持NiosII软核植入，同时外接多种存储器芯片，支持程序存储、数据存储和缓冲；采用160个引脚的开发平台标准系统总线，对用户开放，支持基于该平台的数字视频音频电路嵌入式系统二次开发，平台支持多种视频音频接口以及对外通信接口；采用低电压高速差分(LVDS)视频信号传输方式，减少了视频干扰，支持在显示模块(5)中的15寸液晶显示器上实时显示视频图像。

上述开发平台标准系统总线模块(3)通过DAV接口与开发平台主控模块(1)相连，通过LVDS接口与差分视频信号生成与切换模块(2)相连，通过CMB接口与通信模块(4)相连，通过DV接口与视频输入模块(6)相连，通过DAB接口与音频输入输出模块(7)相连，通过SRDU接口与选件标准系统总线模块(9)相连，组成了该平台完整的视频、音频以及各种对外数据通信接口，开发平台标准系统总线对用户完全开放，支持用户通过SRDU接口进行基于该平台的二次嵌入式系统选件开发。

上述差分视频信号生成与切换模块(2)通过VoC接口与开发平台主控模块(1)相连，通过LVDS接口与开发平台标准系统总线模块(3)相连，通过LVDS接口与显示模块(5)相连，组成了该平台的信号处理、存储及显示通道。

上述开发平台主控模块(1)采用大规模FPGA芯片EP1C6Q240C8为主控芯片；所述的差分视频信号生成与切换模块(2)采用DS90C385差分视频生成芯片，采用DS90CP22差分视频切换芯片；所述的开发平台标准系统总线模块(3)采用双排160个引脚的标准插座；所述的视频输入模块(6)采用SAA7111视频解码芯片，支持两路模拟视频信号输入，一路S端子分量视频信号输入；所述的音频输入输出模块(7)采用符合AC’97音频标准的CS4297音频编解码芯片，支持一路麦克风输入，一路线性输入，一路线性输出，一路S/PDIF标准音频输出；所述的显示模块(5)采用15寸液晶显示器；所述的通信模块(4)包含串口接口、USB接口、以太网接口和键盘接口。

上述的码流生成与分析高速数字信号处理选件二次开发板，包括选件系统控制模块(8)、选件标准系统总线模块(9)、数据缓冲模块(10)、通用存储模块(11)、IDE接口模块(12)、以太网接口模块(13)和USB接口模块(14)，其特征在于该选件是利用视音频嵌入式开发平台的标准系统总线实现的二次开发板，选件处理的多种视频、音频、控制以及其他数据信息都通过选件标准系统总线模块与配套的视音频嵌入式开发平台连接，采用高速CycloneII FPGA芯片作为系统控制模块的控制核心，选件系统控制模块(8)分别与选件标准系统总线模块(9)、数据缓冲模块(10)、通用存储模块(11)、IDE接口模块(12)、以太网接口模块(13)和USB接口模块(14)相连，选件标准系统总线模块(9)分别与开发平台标准系统总线模块(3)、选件系统控制模块(8)、以太网接口模块(13)和USB接口模块(14)相连。采用选件系统控制模块(8)作为系统数据处理的核心部件，其中的大规模FPGA芯片EP2C35F672C8支持NiosII软核植入，同时外接了多种存储器芯片，支持程序存储和通用数据存储，在码流生成过程，根据用户的编码格式要求，利用FPGA芯片内部的大量高速硬件乘法器，在植入的NiosII软核控制下，针对从160个引脚的选件标准系统总线上获取的实时视频、音频数据，进行码流生成工作，并将生成的码流信息实时的存储到CF卡或者外接的硬盘设备，支持在个人电脑上方便读取；在码流分析过程，选件系统控制模块(8)从IDE接口模块(12)上的CF卡或者外接的硬盘设备获取标准码流信息，利用FPGA芯片内部的大量高速硬件乘法器，在植入的NiosII软核控制下，进行实时的码流分析，并且将解码后的视频、音频信息通过选件标准系统总线输出，在与该选件配套的视音频嵌入视开发平台上实时播放；采用选件配置的以太网接口模块(13)和USB接口模块(14)，通过选件标准系统总线，支持数据的实时远距离传输以及与外设的数据通信和远程系统管理，还能利用IDE接口模块(12)接入CF卡或者硬盘设备，实现系统的大量数据存储，扩展方便。

上述选件系统控制模块(8)通过DVB、DAB、CB以及GPB接口与选件标准系统总线模块(9)相连，通过DBUF接口与数据缓冲模块(10)相连，通过DGS接口与通用存储模块(11)相连，通过IDEB接口与IDE接口模块(12)相连，通过EIB接口与以太网接口模块(13)相连，通过UIB接口与USB接口模块(14)相连，组成完整的码流生成与分析的高速数字信号处理通道。

上述选件标准系统总线模块(9)通过DVB、DAB、CB以及GPB接口与选件系统控制模块(8)相连，通过EIBP接口与以太网接口模块(13)相连，通过UIBP接口与USB接口模块(14)相连，通过SRDU接口与开发平台标准系统总线模块(3)相连，组成该系统的信号输入、输出通道，以及数据远程传输与管理通道，选件标准总线通过SRDU接口从开发平台标准总线上获取视频、音频、控制、串口通信以及其他数据信息。

上述选件系统控制模块(8)采用CycloneII FPGA芯片EP2C35F672C8作为系统主要控制芯片。

上述选件标准系统总线模块(9)采用双排160个引脚的标准插针，通过SRDU接口与配套的视音频嵌入视开发平台的标准插座连接。

上述数据缓冲模块(10)采用MT48LC4M32B SDRAM数据缓冲芯片。

上述通用存储模块(11)采用AM29LV641 FLASH数据存储芯片。

上述IDB接口模块(12)采用True IDE模式下CF卡接口和40个引脚的标准硬盘接口。

上述以太网接口模块(13)采用LANC91C111以太网多媒体访问控制芯片。

上述USB接口模块(14)采用PDIUSBD12 USB访问控制芯片。

本发明与现有相关技术相比较，具有如下显而易见的突出实质性特点和显著优点：

视音频嵌入式开发平台的特点和优点：

1、支持用户可控的多种格式视频信号输入、输出并显示，为系统以及用户的二次开发提供完善的视频信号源。2、支持AC’97音频标准信号的音频信号输入与输出，为系统以及用户的二次开发提供完善的音频信号源。3、支持CF卡等多种存储器，存储容量大，可插拔，与个人电脑接口兼容。4、开发平台标准系统总线完全对用户开放，提供了视频、音频以及其他数据通信接口，为用户二次开发提供了统一的接口标准，配置简便。5、15寸高清晰度液晶显示，为系统以及用户的二次视频开发提供了完善的显示通道。6、支持多路差分(LVDS)视频信号生成、传输、切换与显示，保证了视频信号的清晰度。

码流生成与分析的高速数字信号处理选件的特点和优点：

1、该选件通过专用视音频嵌入式开发平台的标准系统总线获取视音频信号源，硬件电路的设计符合专用视音频嵌入式开发平台用户二次开发标准，同时选件的信号输出也通过专用视音频嵌入式开发平台的标准系统总线实现。2、主控芯片采用CycloneII FPGA，内部集成的可配置硬件乘法器支持大量并行数字信号处理功能，同时支持NiosII软核植入。3、采用FPGA内部可配置的硬件乘法器实现标准码流信息的编码和解码过程。4、外部数据存储器采用标准CF卡和IDE硬盘设备，不仅实现了系统处理的大量数据存储要求，而且与个人电脑存储设备兼容。5、利用以太网、USB以及串口等通信方式实现系统数据的远程传输和系统管理。

附图说明

图1是本发明的系统总体框图。

图2是视音频嵌入式开发平台主控模块。

图3是视音频嵌入式开发平台差分视频信号生成与切换模块。

图4是码流生成与分析高速数字信号选件二次开发板的系统控制模块。

具体实施方式

本发明的一个优选实施例结合附图详述如下：

本基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板的系统总体框图如图1所式。

该系统由开发平台主控模块(1)、差分视频信号生成与切换模块(2)、开发平台标准系统总线模块(3)、通信模块(4)、显示模块(5)、视频输入模块(6)、音频输入输出模块(7)、选件系统控制模块(8)、选件标准系统总线模块(9)、数据缓冲模块(10)、通用存储模块(11)、IDE接口模块(12)、以太网接口模块(13)和USB接口模块(14)组成。根据系统实现功能不同，可以将其分为三种过程，一种为信号直通过程，第二种标准码流生成、存储、传输过程，第三种为标准码流分析、解码、播放过程。

信号直通过程，以开发平台标准系统总线模块(3)和选件标准系统总线模块(9)为核心，开发平台标准系统总线模块(3)通过DAV接口与开发平台主控模块(1)相连；开发平台标准系统总线模块(3)通过LVDS接口与差分视频信号生成与切换模块(2)相连；开发平台标准系统总线模块(3)通过CMB接口与通信模块(4)相连；开发平台标准系统总线模块(3)通过DV接口与视频输入模块(6)相连；开发平台标准系统总线模块(3)通过DAB接口与音频输入输出模块(7)相连；开发平台标准系统总线模块(3)通过SRDU接口与二次开发板的选件标准系统总线模块(9)相连；组成了该平台完整的视频、音频以及各种对外数据通信接口，开发平台标准系统总线对用户完全开放，支持用户通过SRDU接口进行基于该平台的二次嵌入式系统选件开发；选件标准系统总线模块(9)通过DVB、DAB、CB以及GPB接口与选件系统控制模块(8)相连；选件标准系统总线模块(9)通过EIBP接口与以太网接口模块(13)相连；选件标准系统总线模块(9)通过UIBP接口与USB接口模块(14)相连；选件标准系统总线模块(9)通过SRDU接口与开发平台标准系统总线模块(3)相连；组成该选件系统的信号输入、输出通道，以及数据远程传输与管理通道，选件标准总线通过SRDU接口从开发平台标准总线上获取视频、音频、控制、串口通信以及其他数据信息。视音频嵌入式开发平台上的开发平台标准系统总线模块(3)在开发平台主控模块(1)的控制之下向码流生成与分析高速数字信号处理选件的选件系统控制模块(8)提供实时的数字视频、音频以及其它数据信息，这些信息经过选件系统控制模块(8)中高速FPGA的实时处理，处理的内容可以根据用户在程序中自定义，经过处理后的数字视频、音频和其它数据信息通过码流生成与分析高速数字信号处理选件的选件标准系统总线模块(9)向视音频嵌入式开发平台输出，然后利用视音频嵌入式开发平台上的显示模块(5)和音频输入输出模块(7)进行视频、音频信号的实时播放，实现实时媒体播放器的功能。

标准码流生成、存储、传输过程，以选件系统控制模块(8)为相关算法运行核心，以视音频嵌入式开发平台上的开发平台标准系统总线模块(3)提供的数字视频、音频以及其它数据信息为信号源，选件系统控制模块(8)通过DVB、DAB、CB以及GPB接口与选件标准系统总线模块(9)相连；选件系统控制模块(8)通过DBUF接口与数据缓冲模块(10)相连；选件系统控制模块(8)通过DGS接口与通用存储模块(11)相连；选件系统控制模块(8)通过IDEB接口与IDE接口模块(12)相连；选件系统控制模块(8)通过EIB接口与以太网接口模块(13)相连；选件系统控制模块(8)通过UIB接口与USB接口模块(14)相连；组成完整的视音频信号获取、码流生成、存储和传输的高速数字信号处理通道。码流生成和分析高速数字信号处理选件利用选件标准系统总线模块(9)从视音频嵌入式开发平台上获取标准格式的视频、音频以及其它数据信息，作为标准码流的信号源，同时也提供了必要的控制指令，作为选件系统控制模块中的主控FPGA芯片对信号源的控制通道；选件系统控制模块中的大规模FPGA芯片EP2C35F672C8通过DVB、DAB接口从选件标准系统总线模块(9)获取了视频、音频信号源后，利用芯片内部高速硬件乘法器，在植入的NiosII软核控制下，运行标准编码算法，数据缓冲模块(10)作为系统编码过程中的数据缓冲通道，生成的标准编码码流可以在FPGA的控制下通过IDEB接口存储在IDE接口模块(12)的CF卡中或者外接的IDE硬盘设备中，供用户在个人电脑上浏览播放或者作为码流分析的信号源，同时，生成的标准码流可以利用以太网接口模块(13)通过有线网络传输到其他设备，或者利用USB接口模块(14)通过USB端口进行数据传输，同时这两种通信方式也可以作为系统的远程管理通道。算法和控制都由一片大规模高速FPGA芯片完成，信号源充分利用与之配套的专用视音频嵌入式开发平台，结果显示也由视音频嵌入式开发平台完成，这样处理，提高了系统运行效率和系统集成度，同时有效的利用以太网模块(13)和USB模块(14)，既提高了系统的传输能力也满足了外部标准模块的扩展能力。

标准码流分析、解码、播放过程，以选件系统控制模块(8)为相关算法运行核心，通过选件标准系统总线模块(9)向视音频嵌入式开发平台上的显示模块(5)和音频输入输出模块(7)提供解码后的数字视频、音频以及其它数据信息并实现实时播放，选件系统控制模块(8)通过DVB、DAB、CB以及GPB接口与选件标准系统总线模块(9)相连；选件系统控制模块(8)通过DBUF接口与数据缓冲模块(10)相连；选件系统控制模块(8)通过DGS接口与通用存储模块(11)相连；选件系统控制模块(8)通过IDEB接口与IDE接口模块(12)相连；选件系统控制模块(8)通过EIB接口与以太网接口模块(13)相连；选件系统控制模块(8)通过UIB接口与USB接口模块(14)相连；组成选件系统完整的标准码流获取、码流分析、解码、传输和播放的高速数字信号处理通道。选件系统控制模块(8)中的FPGA通过IDEB接口从CF卡或者IDE硬盘中获取用户预先存储的标准码流信息，作为码流分析的信号源，利用芯片内部高速硬件乘法器，在植入的NiosII软核控制下，运行码流分析算法和实时解码算法，数据缓冲模块(10)作为系统解码过程中的数据缓冲通道；解码后的视频、音频信号通过DVB、DAB接口输出到选件标准系统总线模块(9)，利用专用的视音频嵌入式开发平台上的15寸液晶显示器进行视频播放，同时通过音频接口播放实时音频。算法实现和数据通道控制采用一片FPGA芯片完成，解码后信号的播放利用与之配套的视音频嵌入式开发平台实现，这样处理，提高了系统集成度和可靠性。

开发平台主控模块(1)如图2所示，主控FPGA芯片(15)采用EP1C6Q240C8芯片，内部包含5980个逻辑单元，支持NiosII软核植入。EP1C6Q240C8通过DAV接口与开发平台标准系统总线模块(3)相连，接收来自标准系统总线上的数字视频、音频以及其它数据信息，并根据用户的程序定义进行相关数据处理，然后通过VoC接口输出处理后的视频数据到差分视频信号生成与切换模块(2)，进行差分视频信号的生成；EP1C6Q240C8外部配置了FLASH存储器A(16)，既可以存储系统的硬件配置程序也可以存储NiosII软核中的可执行文件，同时还可以存储其他的用户数据；SRAM存储器A(17)作为NiosII软核中可执行文件的运行环境；SDRAM存储器(18)作为视频、音频以及其它数据信息的缓存；CF卡存储器(19)可以存储实时视频、音频或者其他数据信息，方便插拔，并且可以直接在个人电脑上浏览内容。这样设计，既解决了系统中大量实时视频音频数据的高速处理问题，也可以利用丰富的外设存储器，对实时数据进行存储和缓冲，而且可以通过差分视频信号生成与切换模块(2)实时显示播放，完成了视音频信号的输入、处理、存储以及显示功能。

差分视频信号生成与切换模块(2)如图3所示，采用了DS90C385芯片(20)作为差分视频信号的产生模块，DS90C385允许将24位RGB视频信号转换成LVDS差分信号，输出为五通道的LVDS信号，芯片支持85MHz的视频RGB信号，每7位信号生成一路LVDS信号，因此每一通道速率为595Mbps，总的数据吞吐量为297.5Mbytes/秒，本系统中采用的视频信号格式为RGB565，数据速率只有13.5MHz，因此每一LVDS差分信号通道为94.5Mbps，共四个LVDS信号输出通道，总的数据吞吐量为47.25Mbytes/秒；采用专用的VGA转换LVDS差分视频信号板(22)，将外部直接输入的VGA信号转换成LVDS差分视频信号；采用DS90CP22芯片(21)作为差分视频信号的切换模块，DS90CP22是双路LVDS差分信号切换芯片，在系统中共用了四片DS90CP22芯片，用来切换分别来自差分视频信号生成芯片DS90C385(20)和专用VGA转LVDS信号板(22)的两路LVDS差分视频信号，切换输出的差分视频信号可以回到开发平台标准系统总线模块(3)，也可以输出到显示模块(5)直接显示。

选件系统控制模块(8)如图4所示，主控FPGA芯片(23)采用EP2C35F672C8芯片，内部包含33216个逻辑单元，支持NiosII软核植入。EP2C35F672C8通过DVB、DAB、CB和GPB接口与选件标准系统总线模块(9)相连，接收来自标准系统总线上的数字视频、音频以及其它数据信息，作为标准码流编码的信号源，并根据用户的其他控制信号进行相关数据处理，然后通过IDEB接口输出编码后的码流数据到IDE接口模块(12)存储，或者将解码后的视频、音频数据通过选件标准系统总线模块(9)输出到与之配套的视音频嵌入式开发平台进行实时播放；EP2C35F672C8通过DBUF接口与数据缓冲模块(10)连接，实现在编解码过程中的数据缓存；EP2C35F672C8通过DGS接口与通用存储模块(11)连接，实现系统运行过程中其他固定数据的存储；EP1C6Q240C8外部配置了FLASH存储器B(25)，既可以存储器系统的硬件配置程序也可以存储NiosII软核中的可执行文件；EP1C6Q240C8外部配置了SRAM存储器B(26)作为NiosII软核中可执行文件的运行环境。这样设计，既解决了系统中大量实时视频音频数据的高速处理问题，也可以利用丰富的外设存储器，对实时数据进行存储和缓冲，而且可以通过与之配套的视音频嵌入式开发平台实时显示播放。

本实施例的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，基于专用的视音频嵌入式开发平台，实现针对实时视频、音频信号的标准码流生成、存储和传输，以及针对标准码流信息的实时分析、解码播放和存储等功能，在码流生成与分析高速数字信号处理选件上的一片主控FPGA芯片内完成所有算法的运行以及系统控制的功能，利用与之配套的视音频嵌入式开发平台提供信号源以及视频显示接口和音频接口，极高了系统集成度和可靠性，对外的以太网接口模块和USB接口模块提供了信息传输的标准通道，也提供了系统远程控制通道，并且提高了系统的可扩展性与普遍适应性。

这里通过参考具体的实施例对本发明进行了详细描述，但这只是应用举例，应该清楚本领域的普通技术人员在不脱离本发明的范围和实质的情况下可以做出各种修改和变化。

Claims (9)

1、一种基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，包括一个视音频嵌入式开发平台，其特征在于所述的视音频嵌入式开发平台的开发平台标准系统总线模块(3)通过SRDU接口连接一个码流生成与分析高速数字信号处理选件二次开发板。

2、根据权利要求1所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的视音频嵌入式开发平台包括开发平台主控模块(1)、差分视频信号生成与切换模块(2)、开发平台标准系统总线模块(3)、通信模块(4)、显示模块(5)、视频输入模块(6)和音频输入输出模块(7)组成，系统集成了完善的视频、音频、显示以及其他通信接口，开发平台标准系统总线向用户开放，支持二次开发板；采用主控模块和标准系统总线作为平台的核心，开发平台标准系统总线模块(3)分别与开发平台主控模块(1)、差分视频信号生成与切换模块(2)、通信模块(4)、视频输入模块(6)和音频输入输出模块(7)相连，差分视频信号生成与切换模块(2)分别与开发平台主控模块(1)、开发平台标准系统总线模块(3)和显示模块(5)相连；采用大规模可编程器件(FPGA)芯片作为开发平台主控模块(1)的核心，支持NiosII软核植入，同时外接多种存储器芯片，支持程序存储、数据存储和缓冲；采用160个引脚的开发平台标准系统总线，对用户开放，支持基于该平台的数字视频音频电路嵌入式系统二次开发，平台支持多种视频音频接口以及对外通信接口；采用低电压高速差分(LVDS)视频信号传输方式，减少了视频干扰，支持在显示模块(5)中的15寸液晶显示器上实时显示视频图像。

3、根据权力要求2所述基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的码流生成与分析高速数字信号处理选件二次开发板包括选件系统控制模块(8)、选件标准系统总线模块(9)、数据缓冲模块(10)、通用存储模块(11)、IDE接口模块(12)、以太网接口模块(13)和USB接口模块(14)，二次开发板选件处理的多种视频、音频、控制以及其他数据信息都通过选件标准系统总线模块与配套的视音频嵌入式开发平台连接，采用高速CycloneII FPGA芯片作为系统控制模块的控制核心，选件系统控制模块(8)分别与选件标准系统总线模块(9)、数据缓冲模块(10)、通用存储模块(11)、IDE接口模块(12)、以太网接口模块(13)和USB接口模块(14)相连，选件标准系统总线模块(9)分别与开发平台标准系统总线模块(3)、选件系统控制模块(8)、以太网接口模块(13)和USB接口模块(14)相连。采用选件系统控制模块(8)作为系统数据处理的核心部件，其中的大规模FPGA芯片EP2C35F672C8支持NiosII软核植入，同时外接了多种存储器芯片，支持程序存储和通用数据存储，在码流生成过程，根据用户的编码格式要求，利用FPGA芯片内部的大量高速硬件乘法器，在植入的NiosII软核控制下，针对从160个引脚的选件标准系统总线上获取的实时视频、音频数据，进行码流生成工作，并将生成的码流信息实时的存储到CF卡或者外接的硬盘设备，支持在个人电脑上方便读取；在码流分析过程，选件系统控制模块(8)从IDE接口模块(12)上的CF卡或者外接的硬盘设备获取标准码流信息，利用FPGA芯片内部的大量高速硬件乘法器，在植入的NiosII软核控制下，进行实时的码流分析，并且将解码后的视频、音频信息通过选件标准系统总线输出，在与该选件配套的视音频嵌入视开发平台上实时播放；采用选件配置的以太网接口模块(13)和USB接口模块(14)，通过选件标准系统总线，支持数据的实时远距离传输以及与外设的数据通信和远程系统管理，还能利用IDE接口模块(12)接入CF卡或者硬盘设备，实现系统的大量数据存储，扩展方便。

4、根据权利要求2所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的开发平台标准系统总线模块(3)通过DAV接口与开发平台主控模块(1)相连，通过LVDS接口与差分视频信号生成与切换模块(2)相连，通过CMB接口与通信模块(4)相连，通过DV接口与视频输入模块(6)相连，通过DAB接口与音频输入输出模块(7)相连，通过SRDU接口与选件标准系统总线模块(9)相连，组成了该平台完整的视频、音频以及各种对外数据通信接口，开发平台标准系统总线对用户完全开放，支持用户通过SRDU接口进行基于该平台的二次嵌入式系统选件开发。

5、根据权利要求2所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的差分视频信号生成与切换模块(2)通过VoC接口与开发平台主控模块(1)相连，通过LVDS接口与开发平台标准系统总线模块(3)相连，通过LVDS接口与显示模块(5)相连，组成了该平台的信号处理、存储及显示通道。

6、根据权利要求2所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的开发平台主控模块(1)采用大规模FPGA芯片EP1C6Q240C8为主控芯片；所述的差分视频信号生成与切换模块(2)采用DS90C385差分视频生成芯片，采用DS90CP22差分视频切换芯片；所述的开发平台标准系统总线模块(3)采用双排160个引脚的标准插座；所述的视频输入模块(6)采用SAA7111视频解码芯片，支持两路模拟视频信号输入，一路S端子分量视频信号输入；所述的音频输入输出模块(7)采用符合AC’97音频标准的CS4297音频编解码芯片，支持一路麦克风输入，一路线性输入，一路线性输出，一路S/PDIF标准音频输出；所述的显示模块(5)采用15寸液晶显示器；所述的通信模块(4)包含串口接口、USB接口、以太网接口和键盘接口。

7、根据权利要求3所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的选件系统控制模块(8)通过DVB、DAB、CB以及GPB接口与选件标准系统总线模块(9)相连，通过DBUF接口与数据缓冲模块(10)相连，通过DGS接口与通用存储模块(11)相连，通过IDEB接口与IDE接口模块(12)相连，通过EIB接口与以太网接口模块(13)相连，通过UIB接口与USB接口模块(14)相连，组成完成的码流生成与分析的高速数字信号处理通道。

8、根据权利要求3所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的选件标准系统总线模块(9)通过DVB、DAB、CB以及GPB接口与选件系统控制模块(8)相连，通过EIBP接口与以太网接口模块(13)相连，通过UIBP接口与USB接口模块(14)相连，通过SRDU接口与开发平台标准系统总线模块(3)相连，组成该系统的信号输入、输出通道，以及数据远程传输与管理通道，选件标准总线通过SRDU接口从开发平台标准总线上获取视频、音频、控制、串口通信以及其他数据信息。

9、根据权利要求3所述的基于视音频嵌入式开发平台的码流生成与分析高速数字信号处理选件二次开发板，其特征在于所述的选件系统控制模块(8)采用CycloneIIFPGA芯片EP2C35F672C8作为系统主要控制芯片；所述的选件标准系统总线模块(9)采用双排160个引脚的标准插针，通过SRDU接口与配套的视音频嵌入视开发平台的标准插座连接；所述的数据缓冲模块(10)采用MT48LC4M32B SDRAM数据缓冲芯片；所述的通用存储模块(11)采用AM29LV641 FLASH数据存储芯片；所述的IDE接口模块(12)采用True IDE模式下CF卡接口和40个引脚的标准硬盘接口；所述的以太网接口模块(13)采用LANC91C111以太网多媒体访问控制芯片；所述的USB接口模块(14)采用PDIUSBD12 USB访问控制芯片。

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