CN203632768U - 一种画面拼接服务器 - Google Patents

Abstract

本实用新型属于视频监控技术领域，尤其涉及一种画面拼接服务器，包括：视频源输入接口、与视频源输入接口对应的转换器、用于画面拼接的FPGA芯片、视频源输出接口、与视频源输出接口对应的转换器以及与用于画面拼接的FPGA芯片相连接的CPU，所述与视频源输入接口对应的转换器的输入端、输出端分别与视频源输入接口、用于画面拼接的FPGA芯片相连接，所述与视频源输出接口对应的转换器的输入端、输出端分别与用于画面拼接的FPGA芯片、视频源输出接口相连接。该画面拼接服务器能实现多路视频画面的拼接，实现简单且不会对画面质量造成多级损失，同时通过CPU能实现将拼接后的视频进行编码、网传和SATA存储。

Description

一种画面拼接服务器

技术领域

本实用新型属于视频监控技术领域，尤其涉及一种画面拼接服务器。

背景技术

在现阶段，画面拼接使用比较常见，在安防监控上，尤其在多路视频输入的情况下，如果要实现观看者能同时看到所有的画面，画面拼接到一个画面上是个不错的选择。另外在庭审存案的系统中，需要将多路的视频同时进行刻录，如果不进行拼接，那么多路的视频是分开刻录的，那么存档容易被篡改。

现在比较常见的画面拼接装置，只能进行2路视频画面拼接，如果需要进行多路视画面拼接需要将多个画面拼接装置组合在一起，因此硬件比较复杂并且会对图像质量带来多级的损失。

发明内容

本实用新型的目的在于提供一种画面拼接服务器，旨在解决现有画面拼接装置在实现多路视画面拼接需要将多个画面拼接装置组合在一起，拼接硬件设备比较复杂，且对图像质量易造成多级损失的问题。

本实用新型供了提供一种画面拼接服务器，包括：视频源输入接口、与视频源输入接口对应的转换器、用于画面拼接的现场可编程门阵列FPGA芯片、视频源输出接口、与视频源输出接口对应的转换器以及中央处理器CPU；所述视频源输入接口与所述与视频源输入接口对应的转换器的输入端相连接，所述与视频源输入接口对应的转换器的输出端与所述用于画面拼接的FPGA芯片相连接，所述与视频源输出接口对应的转换器的输入端与所述用于画面拼接的FPGA芯片相连接，所述与视频源输出接口对应的转换器的输出端与视频源输出接口相连接，所述CPU与用于画面拼接的FPGA芯片相连接；所述视频源输入接口个数以及与视频源输入接口对应的转换器的个数都大于1。

优选的，所述视频源接口包括数字分量串行接口SDI（Serial DigitalInterface，数字分量串行接口）输入接口，所述与视频源输入接口对应的转换器包括均衡器EQ（Equalizer，均衡器）芯片，所述视频源输出接口包括数字分量串行接口SDI输出接口，所述与视频源输出接口对应的转换器包括电缆驱动器，所述SDI输入接口与均衡器EQ芯片相连接，所述均衡器EQ芯片的输出端与所述用于画面拼接的FPGA芯片相连接，所述电缆驱动器输入端与所述用于画面拼接的FPGA芯片相连接，所述电缆驱动器输出端与所述数字分量串行接口SDI输出接口相连接。

进一步的，所述的SDI输入接口的个数以及EQ芯片的个数都为8，所述SDI输出接口的个数以及电缆驱动器的个数都为2。

进一步的，所述视频源接口还包括视频图形阵列VGA（Video GraphicsArray，视频图形阵列）输入接口时，所述与视频源输入接口对应的转换器还包括模数转换器ADC，所述视频源输出接口包括VGA输出接口，所述与视频源输出接口对应的转换器包括数模转换器DAC，所述VGA输入接口与模数转换器ADC输入端相连接，所述数模转换器DAC的输出端与VGA输出接口相连接，所述模数转换器ADC的输出端与所述用于画面拼接的FPGA芯片相连接，所述数模转换器DAC的输入端与用于画面拼接的FPGA芯片相连接。

进一步的，所述VGA输入接口的个数以及模数转换器ADC的个数都为1，VGA输出接口的个数以及数模转换器DAC的个数都为2。

进一步的，所述CPU通过2组BT1120数据总线以及一组IIC总线与用于画面拼接的FPGA芯片相连接。

进一步的，所述画面拼接服务器还包括：MIC输入端口、线性音频输入端口、耳机输出端口、IIS接口、以及与MIC输入端口、线性音频输入端口、耳机输出端口相连接的编译码器codec芯片，所述IIS接口的输入端与codec芯片的输出端相连接，所述IIS接口的输出端与CPU相连接。

进一步的，所述画面拼接服务器还包括：SATA接口以及SATA硬盘，所述SATA接口的输入端与CPU相连接，所述SATA接口的输出端与SATA硬盘相连接。

进一步的，所述画面拼接服务器还包括：物理层PHY芯片以及网口，所述PHY芯片的输入端与所述CPU的MAC接口相连接，所述PHY芯片的输出端与网口相连接。

进一步的，所述画面拼接服务器还包括：与FPGA芯片相连接的RS485接口、RS232接口以及双倍速率同步动态随机存储器DDR。

在本实用新型中，将多路视频源接口通过转换器与用于画面拼接的FPGA芯片相连接，能同时实现多路视频画面的拼接，实现简单，且不会对画面质量造成多级损失，同时通过CPU能实现将拼接后的视频进行编码、网传和SATA存储。

附图说明

图1是本实用新型实施例提供的画面拼接服务器的结构框图；

图2是本实用新型实施例提供的画面拼接服务器的电路图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

图1为本实用新型实施例提供的一种画面拼接服务器的结构框图，为了便于说明，仅示出了与本实施例相关的部分。该画面拼接服务器包括：视频源输入接口11、与视频源输入接口对应的转换器12、用于画面拼接的现场可编程门阵列FPGA芯片13、视频源输出接口14以及与视频源输出接口对应的转换器15、中央处理器CPU16；所述视频源输入接口11与所述与视频源输入接口对应的转换器12的输入端相连接，所述与视频源输入接口对应的转换器12的输出端与所述用于画面拼接的FPGA芯片13相连接，所述与视频源输出接口对应的转换器15的输入端与所述用于画面拼接的FPGA芯片13相连接，所述与视频源输出接口对应的转换器15的输出端与视频源输出接口相连接，所述CPU16与用于画面拼接的FPGA芯片13相连接；所述视频源输入接口个数以及与视频源输入接口对应的转换器的个数都大于1。具体的，通过视频源输入接口获取视频源信号，然后通过与视频源输入接口对应的转换器将获取的视频信号转换为用于画面拼接的FPGA芯片能够处理的信号，与视频源输入接口对应的转换器将转换后的视频信号送入到用于画面拼接的FPGA芯片，用于画面拼接的FPGA芯片在内部进行串并转换，再进行画面缩放和拼接。具体的，用于画面拼接的FPGA芯片通过缩放模块，将多路数字视频信号的分辨率缩放为预设的目标分辨率，然后通过缓存模块将缩放后的多路数字视频信号的进行缓存，再通过拼接模块将缓存后的每路数字视频信号对应的画面保存至与该路数字视频信号的优先级相对应的图层，所述图层的位置与视频信号的优先级相对应，当每个视频信号对应的画面都保存至相对应的图层后，各个图层连接或重合在一起，画面拼接就完成。拼接完成后，将拼接后的画面所对应的信号输入到与视频源输出接口对应的转换器，转换成能够按要求进行输出的信号，最后将转换后的信号送入到视频源输出接口进行输出。同时，该画面拼接装置将拼接后的画面所对应的信号输入到CPU，通过CPU实现将拼接后的视频画面，进行编码、网传以及SATA存储。所述用于画面拼接的FPGA芯片型号为EP2AGX125EF35C6N、ALTERA FPGA14C-240高速图形处理芯片等具有画面拼接功能的芯片。所述CPU型号可以为HI3515、DM6467、GM8180等具有视频编解码功能的芯片。

图2为本发明实施例提供的画面拼接服务器的电路图，为了便于说明，仅示出了与本实用新型实施例相关的部分，详述如下：

所述视频源输入接口11包括数字分量串行接口SDI输入接口111，所述与视频源输入接口对应的转换器12包括均衡器EQ芯片121，所述视频源输出接口14包括数字分量串行接口SDI输出接口141，所述与视频源输出接口对应的转换器15包括电缆驱动器151，所述SDI输入接口111与均衡器EQ芯片121的输入端相连接，所述均衡器EQ芯片121的输出端与所述用于画面拼接的FPGA芯片13相连接，所述电缆驱动器151输入端与所述用于画面拼接的FPGA芯片13相连接，所述电缆驱动器151输出端与所述数字分量串行接口SDI输出接口141相连接。当视频源信号为SDI信号时，视频源输入接口为数字分量串行接口SDI输入接口，由于因为高频信号通过PCB或者电缆后，高频部分有较大的损失，加入均衡器EQ可以弥补电缆对高频信号的衰减。视频源信号经过EQ芯片后可以直接通过I/O（Input/Output，输入输出接口）接入到用于画面拼接的FPGA芯片，用于画面拼接的FPGA芯片在内部进行串并转换再进行画面缩放和拼接。画面拼接完成之后，将拼接完成的画面对应的信号送入到电缆驱动器CD，对信号进行增强，增强信号的传输距离，最后将电缆驱动器CD输出的信号送入到SDI输出接口进行输出。所述EQ芯片型号为LMH0344。

进一步的，所述的SDI输入接口的个数以及EQ芯片的个数都为8，所述SDI输出接口的个数以及电缆驱动器的个数都为2。2个SDI输出接口，其中1个SDI输出接口输出的是输入视频中的一路即点播输出，另外1个SDI输出接口输出的是拼接后的画面输出。

进一步的，为了能同时实现SDI视频源信号和VGA视频源信号的拼接，所述视频源输入接口还包括视频图形阵列VGA输入接口112，所述与视频源输入接口对应的转换器12还包括模数转换器ADC122，所述视频源输出接口14包括VGA输出接口142，所述与视频源输出接口对应的转换器15包括数模转换器DAC152，所述VGA输入接口112与模数转换器ADC122输入端相连接，所述数模转换器DAC152的输出端与VGA输出接口142相连接，所述模数转换器ADC122的输出端与所述用于画面拼接的FPGA芯片13相连接，所述数模转换器DAC152的输入端与用于画面拼接的FPGA芯片13相连接。当视频源为VGA信号时，VGA信号为模拟信号，因此需要先通过第一模数转换器进行模数转换后才能输入到用于画面拼接的FPGA芯片中进行处理，用于画面拼接的FPGA芯片将拼接完成的画面对应的数字信号需要通过第一数模转换器进行数模转换后才能通过VGA输出接口进行输出。

进一步的，所述VGA输入接口的个数以及模数转换器ADC的个数都为1，VGA输出接口的个数以及数模转换器DAC的个数都为2。同样，2个VGA输出接口，其中1个VGA输出接口输出的是输入视频中的一路即点播输出，另外1个VGA输出接口输出的是拼接后的画面输出。

进一步的，所述CPU通过2组BT1120数据总线以及一组IIC总线与用于画面拼接的FPGA芯片相连接。用于画面拼接的FPGA芯片将拼接好的视频，及点播的视频分别通过2组BT1120数据总线传输给CPU。通过IIC总线实现CPU对用于画面拼接的FPGA芯片功能控制，比如拼接控制、输入输出控制等。

进一步的，所述画面拼接服务器还包括：MIC输入端口17、线性音频输入端口18、耳机输出端口19、与MIC输入端口17、线性音频输入端口18以及耳机输出端口19相连接的编译码器codec芯片20以及IIS接口21，所述IIS接口21的输入端与codec芯片20的输出端相连接，所述IIS接口21的输出端与CPU16相连接。MIC输入、线性音频输入、耳机输出连接codec芯片，通过codec完成模数的转换，再通过IIS接口，将视频源信号对应的音频数据传输给CPU。

进一步的，为了实现对拼接后的视频信号进行存储，所述画面拼接服务器还包括：SATA（Serial Advanced Technology Attachment，串行高级技术附件，一种基于行业标准的串行硬件驱动器接口）接口22以及SATA硬盘23，所述SATA接口22的输入端与CPU16相连接，所述SATA接口22的输出端与SATA硬盘23相连接。

进一步的，为了实现对拼接后的视频信号进行网络传输，所述画面拼接服务器还包括：物理层PHY芯片24以及网口25，所述PHY芯片的输入端与CPU的MAC接口相连接，所述PHY芯片的输出端与网口相连接。

进一步的，所述画面拼接服务器还包括：与FPGA芯片相连接的RS485接口26、RS232接口27以及双倍速率同步动态随机存储器DDR28。RS485接口和RS232接口为控制接口，能够控制其中2个SDI输出接口和2个VGA输出接口其中一个SDI输出接口输出的是输入视频中的一路即点播输出。同时能够控制实现几路视频源的画面拼接，比如2路、3路、4路、8路等等。

进一步的，所述画面拼接服务器还包括：与CPU16相连接的双倍速率同步动态随机存储器DDR29，所述DDR可用于缓存CPU编码后的视频信号。

在本实用新型中，将多路视频源接口通过转换器与用于画面拼接的FPGA芯片相连接，能同时实现多路视频画面的拼接，实现简单，且不会对画面质量造成多级损失，同时通过CPU能实现将拼接后的视频进行编码、网传和SATA存储。DDR可以用于缓存视频源信号。

本实用新型可以实现多路视频源信号的画面拼接，视频源信号的类型可以不同，视频源信号的类型可以为SDI、VGA，本领域技术人员应该知悉，所述视频源信号类型还可以为CVBS Composite Video Broadcast Signal，复合电视广播信号）、HDMI（High Definition Multimedia Interface，高清晰度多媒体接口)、色差分量YPBPR。该画面拼接服务器实现简单，且不会对画面质量造成多级损失，同时能实现将拼接后的视频进行编码、网传和SATA存储。

以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种画面拼接服务器，其特征在于，包括：视频源输入接口、与视频源输入接口对应的转换器、用于画面拼接的现场可编程门阵列FPGA芯片、视频源输出接口、与视频源输出接口对应的转换器以及中央处理器CPU；

所述视频源输入接口与所述与视频源输入接口对应的转换器的输入端相连接，所述与视频源输入接口对应的转换器的输出端与所述用于画面拼接的FPGA芯片相连接，所述与视频源输出接口对应的转换器的输入端与所述用于画面拼接的FPGA芯片相连接，所述与视频源输出接口对应的转换器的输出端与视频源输出接口相连接，所述CPU与用于画面拼接的FPGA芯片相连接；

所述视频源输入接口个数以及与视频源输入接口对应的转换器的个数都大于1。

2.如权利要求1所述的画面拼接服务器，其特征在于，所述视频源接口包括数字分量串行接口SDI输入接口，所述与视频源输入接口对应的转换器包括均衡器EQ芯片，所述视频源输出接口包括数字分量串行接口SDI输出接口，所述与视频源输出接口对应的转换器包括电缆驱动器，所述SDI输入接口与均衡器EQ芯片的输入端相连接，所述均衡器EQ芯片的输出端与所述用于画面拼接的FPGA芯片相连接，所述电缆驱动器输入端与所述用于画面拼接的FPGA芯片相连接，所述电缆驱动器输出端与所述数字分量串行接口SDI输出接口相连接。

3.如权利要求2所述的画面拼接服务器，其特征在于，所述的SDI输入接口的个数以及EQ芯片的个数都为8，所述SDI输出接口的个数以及电缆驱动器的个数都为2。

4.如权利要求2所述的画面拼接服务器，其特征在于，所述视频源接口还包括视频图形阵列VGA输入接口时，所述与视频源输入接口对应的转换器还包括模数转换器ADC，所述视频源输出接口包括VGA输出接口，所述与视频源输出接口对应的转换器包括数模转换器DAC，所述VGA输入接口与模数转换器ADC输入端相连接，所述数模转换器DAC的输出端与VGA输出接口相连接，所述模数转换器ADC的输出端与所述用于画面拼接的FPGA芯片相连接，所述数模转换器DAC的输入端与用于画面拼接的FPGA芯片相连接。

5.如权利要求4所述的画面拼接服务器，其特征在于，所述VGA输入接口的个数以及模数转换器ADC的个数都为1，VGA输出接口的个数以及数模转换器DAC的个数都为2。

6.如权利要求1所述的画面拼接服务器，其特征在于，所述CPU通过2组BT1120数据总线以及一组IIC总线与用于画面拼接的FPGA芯片相连接。

7.如权利要求1所述的画面拼接服务器，其特征在于，所述画面拼接服务器还包括：MIC输入端口、线性音频输入端口、耳机输出端口、IIS接口、以及与MIC输入端口、线性音频输入端口、耳机输出端口相连接的编译码器codec芯片，所述IIS接口的输入端与codec芯片的输出端相连接，所述IIS接口的输出端与CPU相连接。

8.如权利要求1所述的画面拼接服务器，其特征在于，所述画面拼接服务器还包括：SATA接口以及SATA硬盘，所述SATA接口的输入端与CPU相连接，所述SATA接口的输出端与SATA硬盘相连接。

9.如权利要求1-8之一所述的画面拼接服务器，其特征在于，所述画面拼接服务器还包括：物理层PHY芯片以及网口，所述PHY芯片的输入端与所述CPU的MAC接口相连接，所述PHY芯片的输出端与网口相连接。

10.如权利要求9所述的画面拼接服务器，其特征在于，所述画面拼接服务器还包括：与FPGA芯片相连接的RS485接口、RS232接口以及双倍速率同步动态随机存储器DDR。

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