CN106851297A - 基于fmc的多功能高清视频压缩编码电路装置 - Google Patents

Abstract

本发明公开了一种基于FMC的多功能高清视频压缩编码电路装置，主要用于解决传统视频编码电路结构繁琐、移植困难度较高的问题，该电路包括：高清晰度多媒体接口模块、视频压缩编码模块、主控模块、存储模块和FPGA模块，其中在视频压缩编码模块与FPGA模块之间设有FMC接口模块，该接口模块的视频数据输出端与FPGA模块的视频数据输入端单向连接，其视频数据输入端分别与高清晰度多媒体接口模块和视频压缩编码模块视频数据输出端双向连接，其控制数据输出端分别与主控模块和高清晰度多媒体接口模块的控制数据输入端双向连接。本发明增加了视频压缩编码电路的通用性，减小了重新设计电路造成的资源损耗，可用于FPGA视频开发平台。

Description

基于FMC的多功能高清视频压缩编码电路装置

技术领域

本发明属于电子电路技术领域，特别涉及一种基于FMC的视频压缩编码电路，可用于FPGA视频开发平台。

背景技术

随着数字媒体行业的蓬勃发展，与数字信号传输相关的多媒体设备的数量也在飞速增长，人们对数字信号在传输设备之间传输的高效性和可靠性等需求也在逐步提升。由于DVI接口在数字影音传输上的缺陷，近年，高清晰度多媒体接口HDMI逐步取代DVI接口进入人们的视线，其强大的无损传输以及对超高分辨率视频格式的支持特点使其进入了高速成长期。

高清晰度多媒体接口HDMI是首个支持不压缩全数字的视频/音频接口技术。相对于DVI接口，其是适合影像传输的专用型数字化接口，其无需进行数/模或者模/数转换即可保证高质量地同时传送音频和影像信号，数据传输速率最高可支持4.5GB/s。同时HDMI接口支持HDPC协议，可以有效地对传输过程中高带宽数字信号内容的保护。由于HDMI数字接口技术的产生，使得LED、LCD等高清数字液晶显示设备的逐渐普及成为可能，越来越多的消费者电子产品制造企业开始选择HDMI接口作为其消费者设备的传输接口。

同时，HDMI接口技术的普及应用也随之而带来一系列问题，数字化视音频信号在传送过程中的带宽占用较高，数据量较大，计算机如果需要对其进行后续的保存和处理是较为困难的。单纯的提高系统传输带宽、扩大存储器容量是不现实的。采用数字信号编码压缩技术可以有效地去除数字信号的冗余信息，保留其独立的信息分量，降低其传输过程中占用的带宽，从而方便计算机后续对数字信号的保存和处理。

随着超大规模集成电路VLSI以及现场可编程门阵列FPGA技术的成熟，使得实时视频压缩编码成为可能。相对于DSP视频压缩平台处理速度缓慢、延迟较高的缺点，FPGA技术所特有的硬件处理并行性和良好的灵活性可以大大减少克服这一缺点，可实现真正的无延迟视频压缩编码和传输。

Zhao Yu-hong等人于2011年在文章“A system design of H.264 HD encodingUsed in broadcast television systems”中提出了一种基于数字分量串行接口SDI的视频编解码电路系统，通过FPGA模块对压缩编码后产生的码流数据进行处理。其不足之处是将FPGA控制模块与视频压缩编码功能模块放置在同一系统内，一旦应用需求发生变化，则需要对整个电路重新定义，造成资源和时间上的不必要的损耗和浪费。日本的TokyoElectron Limited公司开发的inrevium FMC系列TB-FMCH-HDMI2子卡仅支持对未经过压缩编码的源高清晰度多媒体HDMI视频数据进行高速FPGA处理，不支持对HDMI高清晰度多媒体视频数据压缩编码后形成的TS数据流进行FPGA处理，限制了数字媒体行业高清视频传输技术的应用。

发明内容

本发明的目的在于针对上述已有技术的不足，提出一种基于FMC的多功能高清视频压缩编码电路，通过对FMC接口的应用，增加视频压缩编码电路装置的通用性，减小重新设计电路系统资源和时间上的不必要损耗和浪费，提高视频的传输分辨率。

本发明的技术方案是这样实现的：

一.技术原理

本发明源于FPGA夹层卡FMC标准，该标准是由美国国家标准协会批准的用于FPGA载卡与子卡之间的互联通信接口标准。其通过将FPGA与I/O口分离开来，这在很大程度上解决了FPGA设计中人们对前端I/O口需求数目众多的问题。其所包含的模块化和通用化思想大大增强了可扩展开发解决FPGA平台的灵活性，开发人员仅需要提供一款通用FPGA开发控制平台，然后搭载电路就能构成一个功能完善的视频压缩编码传输开发系统，从而简化设计开发工作，降低产品开销成本。

同时，由于HDMI接口采用了差分传输技术，使得其在传输分辨率和传输速度等方面相对于其他数字信号接口有明显的优势，本发明将HDMI接口技术和视频压缩编码技术相结合从而可以达到对高清视频传输信号的压缩编码处理。

二.实现方案

本发明基于FMC的多功能高清视频压缩编码电路，包括

高清晰度多媒体接口模块，用于为视频压缩编码模块提供数据信号输入；

视频压缩编码模块，用于对输入视频数据信号进行压缩编码，生成TS数据流；

主控模块，用于对视频压缩编码模块进行参数配置，同时对高清晰度多媒体接口模块的寄存器进行配置；

存储模块，用于存储视频压缩编码模块的固件程序；

FPGA模块，用于对视频压缩编码模块产生的TS数据流进行处理，同时对高清晰度多媒体接口模块的寄存器进行配置；

其特征在于：视频压缩编码模块与FPGA模块之间设有FMC接口电路模块，用于将压缩编码模块与FPGA模块相连接，使得视频压缩编码模块适用于通用FPGA开发平台；

所述FMC接口模块，其视频数据输入端与视频压缩编码模块的视频数据输出端单向连接，其两个视频数据输出端分别与高清晰度多媒体接口模块和FPGA模块视频数据输入端双向连接，以使FPGA开发平台直接对高清晰度多媒体视频数据进行处理；

所述FMC接口模块，其控制数据输出端分别与主控模块和高清晰度多媒体接口模块的控制数据输入端双向连接。

上述电路，其特征在于高清晰度多媒体接口模块与视频压缩编码模块之间设有单刀双掷开关，以实现对输入视频类型隔行扫描或逐行扫描的切换选择。

本发明具有如下优点：

1)本发明在视频压缩编码模块与FPGA模块之间设有FMC接口电路模块，这种FMC接口所具有的模块化和通用化思想大大提高了可扩展FPGA平台的灵活性。

2)本发明能够满足FPGA平台对经过压缩编码后形成的TS数据传输流和未压缩编码的源高清视频数据信号进行高速处理的需求。在其基础上，同时亦脱离FPGA平台能独立工作，扩展了该编码电路装置的应用范围。

3)本发明能够支持1080P等多种高清视频分辨率，同时兼容视频逐行扫描和隔行扫描格式。

附图说明

图1是本发明的电路框图；

图2是本发明中的高清晰度多媒体接口模块框图；

图3是本发明中的高清晰度多媒体接口连接器电路图；

图4是本发明中的高清晰度多媒体接口驱动电路图；

图5是本发明中的视频压缩编码模块电路图；

图6是本发明中的主控模块电路图；

图7是本发明中的存储模块电路图；

图8是本发明中的FMC接口模块与FPGA模块连接示意图。

具体实施方式

下面结合附图，对本发明作进一步的描述。

参照图1，本发明包括：高清晰度多媒体接口模块1、视频压缩编码模块2、主控模块3、存储模块4、FPGA模块5和FMC接口模块6。高清晰度多媒体接口模块1的视频数据输出端与视频压缩编码模块2的视频数据输入端单向连接；视频压缩编码模块2的输出端与FMC接口模块6的输入端单向相连；FMC接口模块6的输出端与FPGA模块5的输入端双向连接；通过FMC接口电路模块6将压缩编码模块2与FPGA模块5相分离，使得视频压缩编码模块2适用于通用FPGA开发平台；同时，FMC接口模块6的另一个视频数据输入端与高清晰度多媒体接口模块1的视频数据输出端双向连接，使得FPGA开发平台可以直接对高清晰度多媒体视频数据进行处理；主控模块3的控制接口与视频压缩编码模块2的控制接口双向连接，以实现主控模块3对视频压缩编码模块2的控制；存储模块4的存储接口与视频压缩编码模块2的存储接口双向连接，以实现存储模块4内的存储信息在视频压缩编码模块2的加载。FMC接口模块6的控制数据输出端分别与主控模块3和高清晰度多媒体接口模块1的控制数据输入端双向连接，以实现同时支持FPGA平台或DSP平台对多媒体接口模块参数的配置。

参照图2，高清晰度多媒体接口模块1包括高清晰度多媒体接口连接器11和高清晰度多媒体接口驱动电路12。高清晰度多媒体接口连接器11的输出端与高清晰度多媒体接口驱动电路12的输入端单向连接。该高清晰度多媒体接口连接器11包括A型高清晰度多媒体接口和三个RCLAMP0524P芯片。该高清晰度多媒体接口驱动电路12是由ADV7612芯片与其外围电路组成。

参照图3，高清晰度多媒体接口连接器11中的A型高清晰度多媒体接口有19个管脚，其中1、3、4、6、7、9、10、12管脚为高速视频数据差分信号输入端口，这八个管脚分别与两个RCLAMP0524P芯片的输入端对应连接，这两个R CLAMP0524P芯片的输出端分别连接到ADV7612视频数据输入端。A型高清晰度多媒体接口的15、16管脚分别为显示数据通道时钟端口DDC_SCL和显示数据通道数据端口DDC_SDA，其分别连接至第三个RCLAMP0524P芯片输入端，其输出连接至ADV7612对应管脚；管脚19连接在瞬态抑制TVS二极管输入端，其输出连接至ADV7612对应管脚；管脚13为消费类电子控制CEC通道信号线，连接到ADV7612的消费类电子控制CEC端口来实现其功能；其余管脚为接地屏蔽管脚，分别下拉接地。

所述的三个RCLAMP0524P芯片均用于实现对传输数据的静电保护功能，瞬态抑制TVS二极管实现热插拔功能。

参照图4，ADV7612芯片为100个管脚的四方扁平式LQFP_EP表贴封装，其中27-69管脚为视频数据输出管脚，为了与后续的视频压缩编码模块2的MB86H46芯片输入相匹配，本发明输出接口选择8/16比特的数据输出，相应连接的是ADV7612的43-51和57-65管脚，其余管脚悬空；管脚42为使能管脚，连接视频压缩编码模块2的视频使能管脚；管脚71为水平同步管脚，连接视频压缩编码模块2的视频水平同步管脚；管脚72为垂直同步/场同步管脚，通过单刀双掷开关分别连接视频压缩编码模块2的垂直同步管脚和场同步管脚；管脚73为视频时钟管脚，连接视频压缩编码模块2的视频时钟管脚；管脚74-81为音频数据输出端口，分别连接视频压缩编码模块2的音频数据输入端口。管脚89、90为时钟输入接口，通过在该两管脚中间并接一个28.63636MHz的晶振来提供时钟。管脚2、3、5、6、8、9、97、98、100为视频数据输入管脚，分别连接到高清晰度多媒体接口模块1的视频输出端口以输入视频数据，83、84为ADV7612芯片的两线式串行I2C控制线分别连接至FMC接口模块6和主控模块3，以实现对以上两种配置方式的支持。

参照图5，视频压缩编码模块2由富士通公司的MB86H46芯片及其外围电路组成。MB86H46芯片为650管脚球形触点阵列FBGA封装。其中管脚A15、B14为串行主机接口，分别连接到主控模块3的STM8单片机串行接口。视频输入接口分别接入ADV7612输出的视频数据信号和视频控制信号。MB86H46芯片支持集成电路内置音频I2S语音通信和索尼/飞利浦数字音频SPDIF语音通信两种通信方式，本发明选择集成电路内置音频I2S语音通信方式，对应的MB86H46芯片的集成电路内置音频I2S语音接口分别连接ADV7612芯片语音数据信号接口和语音控制信号接口。MB86H46芯片的TS流输出接口连接FMC模块的视频输入端口。MB86H46芯片通过AJ5、AH5、AG5、AF5管脚连接至存储模块4，以实现串行外设存储SPI-ROM。

参照图6，主控模块3由STM8L151C8单片机芯片与其外围电路组成。STM8L151C8单片机芯片为48引脚四方扁平式LQFP表贴封装，其中管脚17、18连接到视频压缩编码模块2的MB86H46芯片的串口，以实现对其的控制；管脚37、38为两线式串行I2C总线接口连接至高清晰度多媒体接口模块1的两线式串行I2C总线接口；管脚1、2为单总线SWIM调试接口；管脚3、4和44、45为两对时钟输入端口，管脚3与4之间并接一个频率为16MHZ的晶振，管脚44、45之间并接一个频率为32.768KHZ的晶振。

参照图7，存储模块4由MX25PX80芯片与其外围电路组成。MX25PX80芯片为8管脚双侧引脚扁平封装芯片，其中管脚1、2、5、6为存储功能实现管脚，分别连接至视频压缩编码模块2的串行外设SPI接口，管脚3与7分别通过上拉电阻连接至电源。

参照图8，FMC接口模块采用160管脚的FMC_LPC连接器，其型号采用但不限于ASP-134604-01。该FMC_LPC的用户定义管脚分别连接高清晰度多媒体接口模块1的视频信号输出接口、视频压缩编码模块2的视频信号输出接口和主控模块3的两线式串行I2C总线接口。

本发明的工作原理如下：

电路系统工作时，外部视频源提供的视频数据首先经过高清晰度多媒体接口模块1的A型高清晰度多媒体接口转换为高速差分数据信号，然后传输给高清晰度多媒体接口驱动电路12，该多媒体接口驱动电路将该高速差分数据信号解析为8/16bit的并行数据，然后输出给视频压缩编码模块2的MB86H46芯片进行压缩编码，压缩编码后形成的TS流数据经由FMC接口6传输给FPGA模块，由FPGA模块5二次封装后以进行并串转换后发送出去。主控模块3的单片机通过异步串行总线完成视频压缩编码模块2的MB86H46芯片的加载与控制，FPGA模块5通过两线式串行I2C总线完成对ADV7612芯片的初始化与控制，同时通过该两线式串行I2C总线与主控模块3通信。存储模块4用来存储MB86H46芯片的固件，上电后自动向MB86H46芯片加载该固件。

以上描述仅是本发明的一个具体实例，不构成对本发明的任何限制，显然对于本领域的专业人员来说，在了解了本发明内容和原理后，都可能在不背离本发明原理、结构的情况下，进行形式和细节上的各种修正和改变，但是这些基于本发明思想的修正和改变仍在本发明的权利要求保护范围之内。

Claims (7)

1.一种基于FMC的多功能高清视频压缩编码电路装置，包括：

高清晰度多媒体接口模块(1)，用于为视频压缩编码模块提供数据信号输入；

视频压缩编码模块(2)，用于对输入视频数据信号进行压缩编码，生成TS数据流；

主控模块(3)，用于对视频压缩编码模块进行参数配置，同时对高清晰度多媒体接口模块的寄存器进行配置；

存储模块(4)，用于存储视频压缩编码模块的固件程序；

FPGA模块(5)，用于对视频压缩编码模块产生的TS数据流进行处理，同时对高清晰度多媒体接口模块的寄存器进行配置；

其特征在于：视频压缩编码模块(2)与FPGA模块(5)之间设有FMC接口模块(6)，用于将压缩编码模块(2)与FPGA模块(5)相连接，使得视频压缩编码模块(2)适用于通用FPGA开发平台；

所述FMC接口模块(6)，其视频数据输出端与FPGA模块(5)的视频数据输入端单向连接，其两个视频数据输入端分别与高清晰度多媒体接口模块(1)和视频压缩编码模块(2)视频数据输出端双向连接，以使FPGA开发平台支持对未压缩编码的高清晰度多媒体视频数据进行处理；

所述FMC接口模块(6)，其控制数据输出端分别与主控模块(3)和高清晰度多媒体接口模块(1)的控制数据输入端双向连接。

2.根据权利要求1所述的电路，其特征在于高清晰度多媒体接口模块(1)与视频压缩编码模块(2)之间设有单刀双掷开关，以实现对输入视频类型隔行扫描或逐行扫描的切换选择。

3.根据权利要求1所述的电路，其特征在于FMC接口模块(6)采用160管脚的低引脚数目连接器LPC。

4.根据权利要求1所述的电路，其特征在于高清晰度多媒体接口模块(1)，包括：高清晰度多媒体接口连接器(11)和高清晰度多媒体接口驱动电路(12)，该连接器(11)由19管脚A型高清晰度多媒体接口和RCLAMP0524P芯片组成；该驱动电路(12)是由ADV7612芯片及其外围电路组成；A型高清晰度多媒体接口视频数据输出端与RCLAMP0524P芯片视频数据输入端相连，RCLAMP0524P芯片的视频数据输出端与ADV7612芯片的视频数据输入端相连。

5.根据权利要求1所述的电路，其特征在于视频编码模块(2)由富士通公司的MB86H46芯片及其外围电路组成。

6.根据权利要求1所述的电路，其特征在于主控模块(3)采用STM8单片机及其外围电路组成的最小系统。

7.根据权利要求1所述的电路，其特征在于存储模块(4)由MX25PX80芯片及其外围电路组成。