CN1902566A - 用于计算机系统中的功率管理的方法和设备 - Google Patents

用于计算机系统中的功率管理的方法和设备 Download PDF

Info

Publication number
CN1902566A
CN1902566A CNA2004800395405A CN200480039540A CN1902566A CN 1902566 A CN1902566 A CN 1902566A CN A2004800395405 A CNA2004800395405 A CN A2004800395405A CN 200480039540 A CN200480039540 A CN 200480039540A CN 1902566 A CN1902566 A CN 1902566A
Authority
CN
China
Prior art keywords
processor
threshold value
memory controller
issued transaction
power rating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004800395405A
Other languages
English (en)
Other versions
CN100498652C (zh
Inventor
S·W·夸
S·斯里坦亚拉塔纳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN1902566A publication Critical patent/CN1902566A/zh
Application granted granted Critical
Publication of CN100498652C publication Critical patent/CN100498652C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
    • G06F1/3215—Monitoring of peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Sources (AREA)

Abstract

一种用于计算机系统中的功率管理的方法和设备已被公开。所述方法的一个实施例包括：经由将系统中的芯片组设备和外围设备耦合在一起的互连来监视事务处理，所述事务处理根据流控制协议在外围设备和芯片组设备之间传输以便允许芯片组设备跟踪所述事务处理，以及如果芯片组设备的缓冲器中的多个相关待决事务处理超出第一阈值则令系统中的处理器退出功率状态。描述并要求保护其它实施例。

Description

用于计算机系统中的功率管理的方法和设备
发明领域
[0001]本发明涉及计算技术，更具体而言，涉及计算机系统中的功率管理。
背景技术
[0002]在典型的计算机系统中，该系统的中央处理单元(CPU)支持不同的功率状态以允许系统中稳健的功率管理。例如，CPU可以支持五种功率状态，比如C0、C1、C2、C3和C4状态。在一个系统中，C0状态是其中CPU执行指令的有功功率(active power)状态，而其余的状态，即C1、C2、C3和C4状态是睡眠状态。与C0状态相比，在睡眠状态中CPU消耗较少的功率且散发较少的热量，因为CPU在睡眠状态下时不执行任何指令。此外，在C4状态下的功耗一般小于在C3状态下的功耗，因为当CPU进入C4状态时CPU电源电压下降。
[0003]每一种睡眠状态都具有与进入和退出相关联的延迟并且与每一种状态下的节能有关。通常，越是停止更多的电路或逻辑以节省更多的功率，越是耗费更多的工作和更长的退出延迟来重新使该停止的电路和/或逻辑通电。例如，当CPU处于C3或C4状态下时，可以使该CPU的锁相环路(PLL)和输入/输出(IO)停止工作以节省更多的电力，这是因为CPU在处于C3或C4状态下时不监测。然而，通常在CPU退出C3或C4状态之后其花费很久来重新使PLL和IO通电。
[0004]在示例性的系统中，CPU能够在C0状态期间存取存储器，或者当在C1或C2状态下时监测总线主控器启动的存储器通信量(traffic)。总线主控器是在规定时刻能控制总线的外围设备，例如诸如是外部图形核心。因此，经由总线从一个设备到另一个设备的数据移动被称为总线主控事件。相反，在C3或C4状态下，CPU中止监测或存储器存取以作为深度睡眠状态的一部分。为了监测总线主控器启动的存储器通信量，处于C3或C4状态下的CPU不得不退出C3或C4状态。由于C3和C4状态的高退出延迟，该系统不得不核实是否存在来自于系统中任何外围设备的正在进行的总线主控事件，所述事件可能需要CPU在进入C3或C4之前监听。如果存在正在进行的总线主控事件，则CPU必须安排为与C3、C4状态相比具有较高功耗但较短退出延迟的功率状态(例如，C1或C2)。
[0005]至于外围设备，它可以通过串行互连(interconnect)经根综合设备而耦合于CPU，比如PCI Express互连。根综合设备包括宿主网桥和一个或多个根端口。根综合设备的例子包括存储器控制器或IO控制器功能的设备。互连是将一个设备耦合于另一个设备的基础结构。PCIExpress是高速、点对点串行互连标准。例如，PCI Express互连的第一代支持每通路数据传输速率2.5Gb/sec。在一个示例性的系统中，图形设备经由16通路的PCI Express互连而耦合于系统的芯片组(例如，存储器控制器集线器)。
[0006]此外，PCI Express通过支持带信用的记帐方案，来经由PCIExpress互连允许流控制以便跟踪通信量。所述信用表示在设备中经由互连的各种类型的事务处理(transaction)的可用缓冲。例如，通过在许多寄存器中写入信息，存储器控制器能够向软件报告根综合设备的传输数据的能力。根据PCI Express协议，存在对应不同事务处理的许多规定信用，比如读请求、写请求、完成等等。例如，当图形设备向根综合设备发出事务处理(例如，读请求)并且这些事务处理是待决的时，消耗信用以反映待决事务处理在存储器控制器中占据的缓存区量。当存储器控制器处理或撤销这些事务处理时，信用被解除或者释放。消耗的信用所反映的待决事务处理的数量表示可能禁止进入C3或C4状态的总线主控事件的可能性。
[0007]表示正在进行的总线主控通信量的现有技术使用了边带信号。例如，图形设备将信号AGP_BUSY发送到计算机系统的根综合设备以表示连接有使用加速图形接口(AGP)的图形设备的系统正在进行的总线主控通信量。然而，边带信号是成本高的，因为它们每一个设备上的每个边带信号都需要一个额外的管脚。此外，即便将来的技术创新可能根本不使用这样的边带信号，也必须为系统中的边带信号提供永久性连接器基础结构。
附图简要说明
[0008]根据下列详细说明并根据附图将更充分地理解本发明，然而，不应该将其视作为将所附的权利要求限制为所示的具体实施例，而是仅仅用来解释和理解。
[0009]图1A示出了用于管理计算机系统中的功率过程的一个实施例的流程图。
[0010]图1B示出了用于管理计算机系统中的功率的过程的一个实施例的流程图。
[0011]图2A举例说明了进入阈值的一个实施例。
[0012]图2B举例说明了退出阈值的一个实施例。
[0013]图3A-3C举例说明芯片组分区的不同实施例。
[0014]图4示出了计算机系统的示例性实施例。
详细说明
[0015]在下面的描述，阐述了许多的具体的细节。然而，可以理解的是本发明的实施例可以在没有这些具体的细节的情况下时加以实施。在其它情况下，为了不混淆对这种描述的理解，未详细地示出众所周知的电路、结构和技术。
[0016]说明书中的对“一个实施例”或“一实施例”的引用是指结合该实施例所述的特定的特征、结构或特性被包含在本发明的至少一个实施例中。短语“在一个实施例中”在说明书中的不同地方的出现未必全都是指同一个实施例。
[0017]一种用于计算机系统中的功率管理的方法和设备已被公开。在一个实施例中，所述方法包括：监测计算机处理系统中在连接芯片组设备和外围设备的互连上的事务处理，所述事务处理是根据流控制协议在外围设备和芯片组设备之间传输的，该协议允许芯片组设备跟踪所述事务处理。所述实施例还进一步包括：如果芯片组设备的缓冲器中的多个相关待决事务处理超出预定的阈值则令计算机系统中的处理器退出功率状态。在具体实施例中，流控制协议是PCI Express。根据附图和下述详细说明，其它特征将变得明显。
[0018]图1A示出了用于在计算机系统中管理功率的过程的一个实施例的流程图。所述过程是通过可以包括硬件(例如，电路、专用逻辑等)、软件(比如，运行在通用计算机系统或专用机器上的)或两者组合的处理逻辑来执行的。正如上面所论述的那样，示例性的CPU当在C3或C4状态下时可以不启动存储器存取或监测总线主控器启动的通信量。因此，响应于CPU请求以进入C3或C4状态(处理块101)，处理逻辑执行一系列操作以判断系统中的外围设备是否很可能请求CPU监测总线主控或者直接在不监测的情况下存取系统存储器。外围设备的例子包括：外部图形核心、以太网控制器等等。处理逻辑可以从其中一个外围设备中接收事务处理103(处理块104)。所述事务处理103可以是相关的或者不相关的。相关的事务处理涉及在CPU的高速缓存中当前或可能正在被使用或修改的数据。相反，不相关的事务处理涉及来自于存储器的数据并且该数据当前在CPU的高速缓存中没有被存储、使用或修改。
[0019]参照图1A，处理逻辑检查所接收到的事务处理103是否是相关的或者检查在计算机系统中的存储器控制器中是否存在任何待决的相关事务处理(处理块110)。如果任何一个为真，则处理逻辑断言(assert)总线主控指示符以防止CPU进入C3或C4状态(处理块130)。在一个实施例中，CPU继而进入默认状态，所述状态可以是C1或C2状态。
[0020]然而，如果所接收到的事务处理103是不相关的并且在根综合设备中没有待决的相关交易，则处理逻辑消耗大量信用以反映不相关事务处理103占据了存储器控制器中的部分缓冲器并且保持该事务处理103为待决的(处理块112)。处理逻辑可以检查所消耗的信用总数是否超出或者等于进入阈值(处理块120)。如果所消耗的信用总数超出或者等于进入阈值，则被待决事务处理充满的根综合设备中的缓冲器部分已经超出某个与进入阈值相对应的水平。由于存储器控制器中较少的可用缓冲区，外围设备很少会向存储器控制器发送其它的事务处理。因此，CPU很少会被请求进行监测，由此CPU可以进入C3或C4状态。其结果是，处理逻辑解除断言(de-assert)总线主控指示符以允许CPU进入C3或C4状态(处理块129)。
[0021]另一方面，如果所消耗的信用总数小于进入阈值，则处理逻辑可以检查定时器是否已经期满(处理块122)。如果定时器已经期满，则处理逻辑解除断言总线主控指示符以允许CPU进入C3或C4状态(处理块130)。否则，处理逻辑重复处理块110。可替换地，处理逻辑可以根本不检查定时器并且可以依据所消耗信用的总数小于进入阈值的判定来简单地重复处理块110。
[0022]图2A举例说明了进入阈值的一个实施例。即使是当在根综合设备中有待决的不相关事务处理时，也可以设置进入阈值210以便修改总线主控指示符以令示例性的CPU进入C3或C4状态。换言之，事务处理可以有意地在存储器控制器中保持待决状态而无服务尝试直至所消耗的信用数量超出或者等于进入阈值210以便延期向CPU断言总线主控指示符。其结果是，CPU具有更多的机会进入C3或C4状态以降低平均的CPU功耗。对于高性能敏感应用，比如图形应用，可以将进入阈值210设置为0％。
[0023]然而，在比如膝上型计算机的移动系统中，当系统在仅用电池运行时，可以依据系统的一个或多个电池中所留有的电荷量将进入阈值设置为不同的值。应当注意：较低CPU功耗的折衷方案可能是降低的CPU性能状态。此外，在一个实施例中，使用定时器来限定多久停止服务初始的待决事务处理以便减轻折衷方案对一些延迟敏感应用的影响。如果定时器在达到进入阈值210之前期满，那么对于少量通信量或空闲的情况，可以重置总线主控指示符以允许CPU进入C3或C4状态。
[0024]图1B示出了用于在计算机系统中管理功率的过程的一个实施例的流程图。所述过程是由处理逻辑执行的，所述处理逻辑可以包括硬件(例如，电路、专用逻辑等)、软件(比如，运行在通用计算机系统或专用机器上的)或者上述两者的组合。当CPU处于C3或C4状态(处理块105)时，处理逻辑可以从外围设备中接收相关事务处理(处理块140)。外围设备的例子包括外部图形核心、以太网控制器等等。当接收到相关的事务处理时，处理逻辑消耗大量信用以反映被所接收的相关事务处理占据的部分缓冲器(处理块142)。继而，处理逻辑检查相关事务处理所消耗的信用的总数是否超出或者等于退出阈值(处理块144)。如果所消耗信用的总数超出或者等于退出阈值，处理逻辑令CPU退出C3或C4状态(处理块150)。处理逻辑可以向CPU发送信号以指示CPU退出C3或C4状态。在退出C3或C4状态之后，在一个实施例中，所述CPU进入C0状态。
[0025]然而，如果所消耗的信用的总数不超过或者等于退出阈值，处理逻辑检查定时器是否已经期满(处理块146)。如果定时器已经期满，处理逻辑令CPU退出C3或者C4状态(处理块150)。否则，处理逻辑排队等候事务处理(处理块148)并且重复处理块140。可替换地，处理逻辑可以根本不检查定时器并且可以简单地排队等候事务处理(处理块148)并且依据所消耗信用的总数小于退出阈值的判定结果重复处理块140。
[0026]图2B举例说明了退出阈值的一个实施例。参照图2B，设置阈值250以决定何时设置总线主控指示符以令示例性CPU退出C3或C4状态。当CPU处于C3或C4状态可以排队等候事务处理以允许CPU在C3或C4状态下花费确定的一段时间以便实现节能的确定水平。如果所消耗信用的数量小于退出阈值250，则CPU被延迟告知已出现退出条件。在一个实施例中，如果应用是延迟敏感的，则使用定时器来限定停止服务最初的待决事务处理多长时间。一旦定时器期满，即使与待决的相关事务处理相对应的所消耗信用总数小于退出阈值250，也发送信号以令CPU退出C3或C4状态。同样，对于一些高性能敏感应用，可以将退出阈值250设置为0％以便满足这种应用的性能规定。此外，在一些实施例中，当电池独自给系统供电时，根据系统中的剩余电池蓄电量，将退出阈值250设置为不同的值。
[0027]人们应该认识到的是，有多种方式来定义进入和退出阈值。在一个实施例中，进入阈值实质上等于退出阈值。例如，为了运行面向性能的应用，可以将进入和退出阈值硬布线成单一值0％。
[0028]在可替换实施例中，将进入和退出阈值设置为不同的值。例如，进入阈值可能比退出阈值更高。此外，允许在工作中将进入和退出阈值设置成不同值，使CPU能根据剩余的电池蓄电量调节性能。另外，所述CPU可以通过阈值修改来自适应改变CPU的进入和退出行为。由于可能与C3或C4状态进入判定的计时同时发生的确定的定期通信量，进入和退出阈值的自适应改变使得CPU摆脱低功率状态的频繁振摆。另一个优点就是在C3或C4状态下提供不对称的进入和退出行为以调谐和增加CPU的驻留周期。例如，CPU可能会用数百微秒来退出C3或C4状态，在此期间CPU的锁相环路可能会消耗两倍于在最初十微秒期间的功率以加快旋转(spin up)。因此，如果CPU的C3或C4驻留小于退出延迟，净效果可能会是很少或者可忽略的节能，或者更糟、是更多功耗。
[0029]图3A-3C举例说明了计算机系统中的芯片组分区的不同实施例。图3A示出了存储器控制器310、输入/输出控制器320和功率管理电路330。功率管理电路330位于存储器控制器310和输入/输出控制器320两者之外。存储器控制器310经由链路315耦合于输入/输出控制器320。所述链路315可以包括数字媒体接口(DMI)链路。存储器控制器310还经由一条或多条总线或采用具有基于信用的流控制记帐方案的协议的互连(例如，诸如是PCI Express)(未示出)而耦合于一个或多个外围设备(未示出)。
[0030]在一个实施例中，功率管理电路330经由边带信号322和324而与存储器控制器310和/或输入/输出控制器320相通信。所述边带信号332和334表明是否有来自于外围设备的任何总线主控活动，比如高级图形端口(AGP)。所述边带信号332和334通常表示为XX_BUSY。例如，与AGP相对应的边带信号表示为AGP_BUSY。人们应该认识到的是，边带信号可以包括一个或多个共享信号。
[0031]在一个实施例中，存储器控制器310和输入/输出控制器320的其中之一充当中央代理以便通过在存储器控制器310与输入/输出控制器320之间发送的一个或多个消息分组来渐次增加总线主控活动信息。所述消息分组可以包括DMI消息分组325。然而，中央代理还经由边带信号334和332的其中之一与功率管理电路330相通信。
[0032]图3B示出了计算机系统中的芯片组分区的可替换实施例。图3B中的芯片组包括经由链路345彼此耦合的存储器控制器340和输入/输出控制器350，所述链路可以包括DMI链路。然而，人们应该认识到的是，芯片组的一些实施例包括未示出的附加设备。存储器控制器340还经由采用基于信用的流控制记帐方案的互连(例如，诸如是PCIExpress)(未示出)而耦合于外围设备(未示出)。所述外围设备可以包括外部图形核心、以太网控制器等等。输入/输出控制器350包括用于监视互连上的数据通信量的功率管理电路352。由于功率管理电路352位于输入/输出控制器350内部，因而存储器控制器340必须向输入/输出控制器350传达有关外围设备在互连上是否具有任何正在进行的通信量。在一个实施例中，存储器控制器340设置经由链路345发送到输入/输出控制器350的消息分组347中的一位或多位。所述消息分组347可以是DMI分组。与边带信号(例如，图3A中的边带信号332和334)相反，设置消息分组347中的一位或多位也称为总线主控指示信号的带内虚拟化，因为所述信号被提取以除去控制器340和350两者上的引脚和连接器基础结构。此外，功率管理电路352也可以监视来自经由其它互连(未示出)而耦合于输入/输出控制器350的其它外围设备(未示出)的总线主控活动。
[0033]图3C示出了计算机系统中的芯片组分区的可替换实施例。图3C中所示的芯片组包括集成的存储器和输入/输出控制器360。所述集成的存储器和输入/输出控制器360包括内部功率管理电路365。由于功率管理电路365属于集成控制器360的一部分，耦合于控制器360的外围设备的总线主控指示可以通过控制器360内的逻辑电路内部地被寄存。
[0034]人们应该认识到的是，仅仅示出图3A-3C中的芯片组分区的不同实施例仅仅以举例说明所公开的技术。所公开的技术可以被应用于计算机芯片组分区的其它实施例。
[0035]图4示出了计算机系统400的示例性实施例。所述计算机系统400包括：中央处理单元(CPU)410、存储器控制器(MCH)420、许多双列直插式存储器模块(DIMM)425、许多存储器427、PCI Express图形端口430、输入/输出控制器(ICH)440、许多通用串行总线(USB)端口445、音频编解码器(AUDIO CODEC)460、超级输入/输出(超级I/O)450和固件集线器(FWH)470。
[0036]在一个实施例中，CPU 410、PCI Express图形端口430、DIMM425和ICH 440都耦合于MCH 420。MCH 420和ICH 440之间的链路435可以包括DMI链路。MCH 420经由许多DIMM 425向存储器427路由数据和从存储器427路由数据。所述存储器427可以包括各种类型的存储器，例如诸如是动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、双倍数据速率(DDR)SDRAM或快闪存储器。在一个实施例中，每一个DIMM 425都经由DIMM连接器(未示出)被安装在同一个主板(未示出)上以便耦合于MCH 420。在一个实施例中，USB端口445、AUDIO CODEC460和超级I/O 450都耦合于ICH 440。所述超级I/O 450还可以进一步耦合于固件集线器470、软盘驱动器451、数据输入设备453(比如键盘、鼠标等)、许多串行端口455和许多并行端口457。
[0037]在一个实施例中，ICH 440包括用于监视将ICH 440和MCH 420耦合于外围设备(例如，诸如是PCI Express图形端口430)的不同互连上的数据通信量的功率管理电路442。所述功率管理电路442可以产生将要作为消息分组437内的虚拟化信号经由链路435从MCH 420发送到ICH 440的总线主控指示符。可替换地，MCH 420和ICH 440可以集成到具有功率管理电路的单一控制器中以便总线主控指示符可以通过逻辑内部地被寄存。
[0038]在可替换的实施例中，MCH 420和ICH 440保持为独立的装置，并且功率管理电路位于MCH 420和ICH 440之外。MCH 420和ICH 440的其中任何一个都可以充当中央代理以便从使用控制器420和440之间发送的消息分组的其它控制器渐次增加来自系统400中的外围设备的总线通信量的信息。此外，中央代理可以将所述信息经由一个或多个边带信号传达到外部功率管理电路。
[0039]注意：图4中举例说明的任何或全部组件以及相关的硬件都可以用在计算机系统400的不同实施例中。然而，应该认识到的是：计算机系统的其它结构可以包括一个或多个在图4中未示出的附加设备。此外，人们应该认识到的是，所公开的技术适用于不同类型的系统环境，比如多站环境或点对点环境。同样，所公开的技术既适用于移动系统又适用于桌上计算系统。
[0040]上面的论述仅仅描述了本发明的一些示例性实施例。本领域的技术人员将从这种论述、附图和权利要求容易地认识到，在不脱离所附权利要求的精神和范围的情况下能够作出各种修改。因此，应将所述说明书视作为说明性的而非限制性的。

Claims (28)

1.一种用于管理系统中的功率的方法，所述方法包括：
监视将系统中的芯片组设备和外围设备耦合的互连上的事务处理，所述事务根据流控制协议在外围设备与芯片组设备之间传输，该流控制协议允许芯片组设备跟踪所述事务处理；以及
如果芯片组设备的缓冲器中待决的多个相关事务处理超出第一阈值，则令系统中的处理器退出一种功率状态。
2.根据权利要求1所述的方法，还包括：
如果缓冲器中待决的多个相关事务处理不超过第一阈值，则判断是否已经经过了预定的时间周期；以及
如果已经经过了预定的时间周期，令处理器退出所述功率状态。
3.根据权利要求1所述的方法，还包括：
响应于来自于处理器的进入所述功率状态的请求，
如果芯片组设备的缓冲器中待决的多个不相关事务处理超出第二阈值，则解除断言消息分组内的指示符以允许处理器进入所述功率状态。
4.根据权利要求3所述的方法，还包括：
如果芯片组设备的缓冲器中待决的多个不相关事务处理超出第二阈值，则断言消息分组内的指示符以防止处理器进入所述功率状态。
5.根据权利要求3所述的方法，还包括：
如果芯片组设备的缓冲器中待决的多个不相关事务处理小于第二阈值，则确定是否已经经过了第二预定时间周期；以及
如果已经经过了第二预定时间周期，则解除断言消息分组内的指示符以允许处理器进入所述功率状态。
6.根据权利要求3所述的方法，其中：第一阈值实质上等于第二阈值。
7.根据权利要求3所述的方法，其中：第一阈值小于第二阈值。
8.根据权利要求3所述的方法，其中：第一阈值大于第二阈值。
9.根据权利要求1所述的方法，其中，流控制协议是外设部件互连(PCI)Express。
10.根据权利要求1所述的方法，其中，芯片组设备包括存储器控制器。
11.根据权利要求1所述的方法，其中，芯片组设备包括输入/输出控制器。
12.一种计算系统中的设备，所述设备包括：
功率管理电路，用于监视将计算系统中的根综合设备和外围设备耦合的互连上的事务处理，所述事务处理根据流控制协议在外围设备与根综合设备之间传输，以允许根综合设备跟踪所传输的事务处理；和
耦合到根综合设备的数字媒体接口，用于如果根综合设备的缓冲器中待决的多个相关事务处理超出第一阈值，则将第一消息分组发送到根综合设备以令计算系统中的处理器退出一种功率状态。
13.根据权利要求12所述的设备，其中：响应于来自于处理器的进入所述功率状态的请求，如果根综合设备的缓冲器中待决的多个不相关事务处理超出第二阈值，则所述功率管理电路解除断言第二消息分组内的指示符以允许处理器进入所述功率状态。
14.根据权利要求13所述的设备，其中：响应于来自于处理器的请求，如果根综合设备的缓冲器中待决的多个不相关事务处理小于第二阈值，则所述功率管理电路断言第二消息分组内的指示符以防止处理器进入所述功率状态。
15.根据权利要求14所述的设备，还包括定时器，其中如果定时器已经期满则所述功率管理电路断言第二消息分组内的指示符以防止处理器进入所述功率状态。
16.根据权利要求14所述的设备，其中，第一阈值实质上等于第二阈值。
17.根据权利要求12所述的设备，其中，流控制协议是外设部件互连(PCI)Express。
18.一种计算系统中的半导体芯片，所述半导体芯片包括：
存储器控制器，耦合到计算系统中的外围设备；
耦合到存储器控制器的功率管理电路，用于监视外围设备和存储器控制器之间的事务处理；和
驻留在具有存储器控制器的共同衬底上的输入/输出控制器，用于如果存储器控制器的缓冲器中待决的多个不相关事务处理超出进入阈值则响应于来自于处理器的进入一种功率状态的请求，允许计算系统中的处理器进入所述功率状态，而如果多个不相关事务处理小于进入阈值则防止处理器进入所述功率状态。
19.根据权利要求18所述的半导体芯片，其中：如果存储器控制器的缓冲器中待决的多个相关事务处理超出退出阈值，则所述输入/输出控制器令处理器退出所述功率状态。
20.根据权利要求19所述的半导体芯片，其中：进入阈值实质上等于退出阈值。
21.根据权利要求19所述的半导体芯片，其中：进入和退出阈值是可自适应修改的。
22.根据权利要求18所述的半导体芯片，其中：所述外围设备经由外设部件互连(PCI)Express互连而耦合到存储器控制器。
23.根据权利要求18所述的半导体芯片，其中：所述外围设备经由总线耦合到存储器控制器。
24.一种系统，包括：
处理器；
耦合到处理器的存储器控制器；
图形芯片；
将图形芯片耦合到存储器控制器的互连；
耦合到存储器控制器的输入/输出控制器，其包括：
功率管理电路，用于监视互连上的事务处理，所述事务处理根据流控制协议在图形芯片与存储器控制器之间传输；和
耦合到存储器控制器的数字媒体接口，用于如果存储器控制器的缓冲器中待决的多个相关事务处理超出第一阈值则将第一消息分组发送到存储器控制器以令处理器退出一种功率状态。
25.根据权利要求24所述的系统，其中，如果存储器控制器的缓冲器中待决的多个不相关事务处理超出第二阈值，则所述功率管理电路响应于来自于处理器的进入所述功率状态的请求解除断言第二消息分组内的指示符以允许处理器进入所述功率状态。
26.根据权利要求25所述的系统，其中，如果存储器控制器的缓冲器中待决的多个不相关事务处理小于第二阈值，则所述功率管理电路响应于来自于处理器的请求断言第二消息分组内的指示符以防止处理器进入所述功率状态。
27.根据权利要求26所述的系统，其中，第一阈值实质上等于第二阈值。
28.根据权利要求24所述的系统，其中，所述流控制协议是外设部件互连(PCI)Express。
CNB2004800395405A 2003-12-30 2004-12-23 用于计算机系统中的功率管理的方法和设备 Expired - Fee Related CN100498652C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/749,855 2003-12-30
US10/749,855 US7237131B2 (en) 2003-12-30 2003-12-30 Transaction-based power management in a computer system

Publications (2)

Publication Number Publication Date
CN1902566A true CN1902566A (zh) 2007-01-24
CN100498652C CN100498652C (zh) 2009-06-10

Family

ID=34711148

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004800395405A Expired - Fee Related CN100498652C (zh) 2003-12-30 2004-12-23 用于计算机系统中的功率管理的方法和设备

Country Status (7)

Country Link
US (1) US7237131B2 (zh)
EP (1) EP1702253B1 (zh)
JP (1) JP4376907B2 (zh)
KR (1) KR100798980B1 (zh)
CN (1) CN100498652C (zh)
TW (1) TWI266183B (zh)
WO (1) WO2005066743A2 (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102076064A (zh) * 2009-11-19 2011-05-25 韩国电子通信研究院 用于簇系统的功率控制装置和方法
CN103348303A (zh) * 2011-02-08 2013-10-09 飞思卡尔半导体公司 提供电力管理的集成电路器件、电力管理模块以及方法
CN105247498A (zh) * 2013-06-28 2016-01-13 英特尔公司 通用的基于主机的控制器延迟方法和装置
CN107003975A (zh) * 2014-12-24 2017-08-01 英特尔公司 用于控制链路电力状态的方法和装置
CN110990332A (zh) * 2019-12-04 2020-04-10 合肥市卓怡恒通信息安全有限公司 基于申威处理器的服务器主板
CN115087961A (zh) * 2019-12-20 2022-09-20 超威半导体公司 用于相干及非相干存储器请求的仲裁方案

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7178045B2 (en) * 2003-12-30 2007-02-13 Intel Corporation Optimizing exit latency from an active power management state
JP4316399B2 (ja) * 2004-02-18 2009-08-19 インターナショナル・ビジネス・マシーンズ・コーポレーション プログラム、記録媒体、制御方法、及び情報処理装置
JP4189882B2 (ja) * 2004-05-11 2008-12-03 インターナショナル・ビジネス・マシーンズ・コーポレーション 記録媒体、情報処理装置、制御方法、及びプログラム
US7353414B2 (en) * 2005-03-30 2008-04-01 Intel Corporation Credit-based activity regulation within a microprocessor based on an allowable activity level
JP2006338380A (ja) * 2005-06-02 2006-12-14 Toshiba Corp 情報処理装置およびその制御方法
US20060277126A1 (en) * 2005-06-06 2006-12-07 Intel Corporation Ring credit management
US7924708B2 (en) * 2005-12-13 2011-04-12 Intel Corporation Method and apparatus for flow control initialization
US7752473B1 (en) * 2006-03-20 2010-07-06 Intel Corporation Providing a deterministic idle time window for an idle state of a device
US20070260780A1 (en) * 2006-04-11 2007-11-08 Nokia Corporation Media subsystem, method and computer program product for adaptive media buffering
US7689847B2 (en) * 2006-06-13 2010-03-30 Via Technologies, Inc. Method for increasing the data processing capability of a computer system
US7783905B2 (en) * 2006-06-13 2010-08-24 Via Technologies Inc. Method for reducing power consumption of a computer system in the working state
US7895456B2 (en) * 2006-11-12 2011-02-22 Microsemi Corp. - Analog Mixed Signal Group Ltd Reduced guard band for power over Ethernet
US7734942B2 (en) * 2006-12-28 2010-06-08 Intel Corporation Enabling idle states for a component associated with an interconnect
US7774626B2 (en) * 2007-03-29 2010-08-10 Intel Corporation Method to control core duty cycles using low power modes
US8527709B2 (en) * 2007-07-20 2013-09-03 Intel Corporation Technique for preserving cached information during a low power mode
US8156353B2 (en) * 2007-09-17 2012-04-10 Intel Corporation Techniques for communications power management based on system states
US8386806B2 (en) * 2007-12-17 2013-02-26 Intel Corporation Integrated power management logic
US8806258B2 (en) * 2008-09-30 2014-08-12 Intel Corporation Platform communication protocol
US8019920B2 (en) * 2008-10-01 2011-09-13 Hewlett-Packard Development Company, L.P. Method to improve operating performance of a computing device
US8799582B2 (en) * 2008-12-30 2014-08-05 Intel Corporation Extending cache coherency protocols to support locally buffered data
US8627014B2 (en) * 2008-12-30 2014-01-07 Intel Corporation Memory model for hardware attributes within a transactional memory system
US9785462B2 (en) 2008-12-30 2017-10-10 Intel Corporation Registering a user-handler in hardware for transactional memory event handling
US8156275B2 (en) 2009-05-13 2012-04-10 Apple Inc. Power managed lock optimization
US8782456B2 (en) 2010-06-01 2014-07-15 Intel Corporation Dynamic and idle power reduction sequence using recombinant clock and power gating
US8850250B2 (en) * 2010-06-01 2014-09-30 Intel Corporation Integration of processor and input/output hub
US9146610B2 (en) 2010-09-25 2015-09-29 Intel Corporation Throttling integrated link
US8862906B2 (en) * 2011-04-01 2014-10-14 Intel Corporation Control of platform power consumption using coordination of platform power management and display power management
JP5791397B2 (ja) * 2011-07-07 2015-10-07 ルネサスエレクトロニクス株式会社 デバイスコントローラ、ｕｓｂデバイスコントローラ及び電力制御方法
KR101380452B1 (ko) * 2012-08-14 2014-04-14 한국과학기술원 버퍼리스 온칩 네트워크의 전력 소모 감소를 위한 목적지 기반 크레딧 흐름 제어 방법 및 장치
US9116694B2 (en) * 2012-09-26 2015-08-25 Intel Corporation Efficient low power exit sequence for peripheral devices
US20140095801A1 (en) * 2012-09-28 2014-04-03 Devadatta V. Bodas System and method for retaining coherent cache contents during deep power-down operations
KR20140089749A (ko) 2013-01-07 2014-07-16 한국전자통신연구원 클러스터의 부하 할당 제어 장치 및 그 방법
WO2014209395A1 (en) 2013-06-28 2014-12-31 Intel Corporation Adaptive interrupt coalescing for energy efficient mobile platforms
US10754410B2 (en) * 2018-11-09 2020-08-25 Monolithic Power Systems, Inc. System and method for standby mode operation of power management system

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5740454A (en) * 1995-12-20 1998-04-14 Compaq Computer Corporation Circuit for setting computer system bus signals to predetermined states in low power mode
US5721935A (en) * 1995-12-20 1998-02-24 Compaq Computer Corporation Apparatus and method for entering low power mode in a computer system
US6085330A (en) * 1998-04-07 2000-07-04 Advanced Micro Devices, Inc. Control circuit for switching a processor between multiple low power states to allow cache snoops
US6128745A (en) * 1998-05-28 2000-10-03 Phoenix Technologies Ltd. Power management inactivity monitoring using software threads
US6820169B2 (en) * 2001-09-25 2004-11-16 Intel Corporation Memory control with lookahead power management
US7260106B2 (en) * 2002-01-24 2007-08-21 Intel Corporation Method and apparatus for managing energy usage of processors while executing protocol state machines
EP1338948A1 (en) 2002-02-25 2003-08-27 Hewlett Packard Company, a Delaware Corporation Clock control arrangement for a computing system
US7219183B2 (en) * 2003-01-21 2007-05-15 Nextio, Inc. Switching apparatus and method for providing shared I/O within a load-store fabric
US7103064B2 (en) * 2003-01-21 2006-09-05 Nextio Inc. Method and apparatus for shared I/O in a load/store fabric
US20040212678A1 (en) * 2003-04-25 2004-10-28 Cooper Peter David Low power motion detection system
US7546418B2 (en) * 2003-08-20 2009-06-09 Dell Products L.P. System and method for managing power consumption and data integrity in a computer system
US7782325B2 (en) * 2003-10-22 2010-08-24 Alienware Labs Corporation Motherboard for supporting multiple graphics cards

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102076064A (zh) * 2009-11-19 2011-05-25 韩国电子通信研究院 用于簇系统的功率控制装置和方法
CN103348303A (zh) * 2011-02-08 2013-10-09 飞思卡尔半导体公司 提供电力管理的集成电路器件、电力管理模块以及方法
CN103348303B (zh) * 2011-02-08 2016-08-17 飞思卡尔半导体公司 提供电力管理的集成电路器件、电力管理模块以及方法
CN105247498A (zh) * 2013-06-28 2016-01-13 英特尔公司 通用的基于主机的控制器延迟方法和装置
CN105247498B (zh) * 2013-06-28 2018-08-10 英特尔公司 通用的基于主机的控制器延迟方法和装置
CN107003975A (zh) * 2014-12-24 2017-08-01 英特尔公司 用于控制链路电力状态的方法和装置
CN110990332A (zh) * 2019-12-04 2020-04-10 合肥市卓怡恒通信息安全有限公司 基于申威处理器的服务器主板
CN115087961A (zh) * 2019-12-20 2022-09-20 超威半导体公司 用于相干及非相干存储器请求的仲裁方案
CN115087961B (zh) * 2019-12-20 2023-10-27 超威半导体公司 用于相干及非相干存储器请求的仲裁方案

Also Published As

Publication number Publication date
US20050149768A1 (en) 2005-07-07
TWI266183B (en) 2006-11-11
WO2005066743A3 (en) 2005-12-08
KR20060111658A (ko) 2006-10-27
JP2007517332A (ja) 2007-06-28
KR100798980B1 (ko) 2008-01-28
EP1702253B1 (en) 2016-06-29
JP4376907B2 (ja) 2009-12-02
WO2005066743A2 (en) 2005-07-21
US7237131B2 (en) 2007-06-26
TW200530806A (en) 2005-09-16
CN100498652C (zh) 2009-06-10
EP1702253A2 (en) 2006-09-20

Similar Documents

Publication Publication Date Title
CN100498652C (zh) 用于计算机系统中的功率管理的方法和设备
US7966506B2 (en) Saving power in a computer system
US8656198B2 (en) Method and apparatus for memory power management
US5692202A (en) System, apparatus, and method for managing power in a computer system
US7610497B2 (en) Power management system with a bridge logic having analyzers for monitoring data quantity to modify operating clock and voltage of the processor and main memory
US6704817B1 (en) Computer architecture and system for efficient management of bi-directional bus
US7603504B2 (en) Reducing core wake-up latency in a computer system
US7373534B2 (en) Reducing storage data transfer interference with processor power management
CN103150216B (zh) 一种SoC集成的多端口DDR2/3调度器及调度方法
EP1573491B1 (en) An apparatus and method for data bus power control
US7958380B2 (en) Coarsely controlling memory power states
WO2023093335A1 (zh) 数据处理电路及人工智能芯片、数据处理方法和装置
EP2109029B1 (en) Apparatus and method for address bus power control
US7216240B2 (en) Apparatus and method for address bus power control
Hong et al. ICS: Interrupt-based channel sneaking for maximally exploiting die-level parallelism of NAND flash-based storage devices

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090610

Termination date: 20191223

CF01 Termination of patent right due to non-payment of annual fee