CN1894665A

CN1894665A - 在浮点数与整数转换中避免浮点控制指令的装置和方法

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Publication number: CN1894665A
Application number: CN200480037051.6A
Authority: CN
Inventors: 张琦; 李剑慧; O·埃茨奥尼
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2003-12-23
Filing date: 2004-12-15
Publication date: 2007-01-10
Anticipated expiration: 2024-12-15
Also published as: WO2005066777A3; US7380240B2; WO2005066777A2; EP1700208B1; DE602004029499D1; EP1700208A2; CN1894665B; US20050138608A1; ATE484023T1

Abstract

二进制转换模块是要将与源体系结构相关联的第一指令序列转换成与目标体系结构相关联的第二指令序列。该第一序列包括一个或多个浮点控制指令，而第二序列并不包括浮点控制指令。通过在符合目标体系结构的处理器上执行第二序列所产生的结果基本上与通过在符合源体系结构的处理器上执行第一序列所产生的结果相同。

Description

在浮点数与整数转换中避免浮点控制指令的装置和方法

背景技术

二进制浮点算术的ANSI/IEEE标准754-1985定义四种舍入模式，以影响除比较和余数之外的所有算术运算：向最接近数舍入、向负无穷大舍入、向正无穷大舍入、以及舍入到零。

在一些处理器体系结构中，在使用特定舍入模式执行将浮点数转换成整数的指令之前，处理单元需要被设置成该舍入模式。这通过读取并存储当前舍入模式、将处理器体系结构设置成期望舍入模式、执行转换并将处理器体系结构设置成所存储的舍入模式来实现。设置期望舍入模式和设置存储舍入模式的指令是浮点控制指令的示例。

执行一浮点控制指令可耗时并可降低处理器体系结构性能。

如果与具有第一指令集的第一处理器体系结构相关联的二进制码要由具有第二指令集的第二处理器体系结构执行，则二进制转换模块可将源二进制码转换成与第二处理器体系结构相关联的目标二进制码。在符合目标体系结构的处理器上执行目标二进制码所产生的结果基本上与在符合源体系结构的处理器上执行源二进制码所产生的结果相同。

附图说明

本发明的各个实施例作为示例进行说明且并不受限于附图，在附图中相似标号表示相应的、类似的或相似的元件，且其中：

图1示出根据本发明某些实施例的二进制码转换模块；

图2是根据本发明某些实施例的要用将一部分源二进制码转换成一部分目标二进制码的二进制码转换模块实现的示例性方法的流程图；

图3、4、5A和5B是根据本发明某些实施例的要由二进制码转换模块产生的示例性指令序列的流程图；

图6是根据本发明某些实施例的用以存储和执行目标二进制码的示例性装置的框图；

图7是根据本发明某些实施例的用以将源二进制码转换成目标二进制码、以及存储和执行目标二进制码的示例性装置的框图；

图8是根据本发明某些实施例的用以将源二进制码转换成目标二进制码的另一示例性装置的框图。

可以理解，为了说明的简单明了，图中所示元件并非必然按比例绘制。例如，为清晰起见，部分元件的尺寸可相对于其它元件放大。

具体实施方式

在以下详细描述中，陈述了许多特定细节以便于提供对本发明各实施例的全面理解。然而，本领域技术人员将可以理解，没有这些特定细节也可实践本发明的各个实施例。在其它实例中，为了不使本发明的各个实施例混淆，众所周知的方法、过程、组件和电路都未加以详细阐述。

随后详细描述的一部分根据对计算机存储器内的数据比特或二进制数字信号的运算的算法和符号表示来呈现。这些算法描述和表示可以是数据处理领域内技术人员用来向本领域内其它技术人员传达其工作实质的技术。

算法在此通常被视为导致期望结果的动作或运算的首尾一致(self-consistent)序列。这包括物理量的物理处理。通常，尽管并非必需，这些量取能存储、传送、组合、比较和以其它方式处理的电信号或磁信号的形式。将这些信号引用为比特、值、元素、符号、字符、项、数字等被证明有时(主要为通用时)是方便的。但是，应当理解，所有这些术语或相似术语与适当的物理量相关联，并且仅仅是施加于这些量上的方便标签。

除非另外特别指出，如从以下讨论中显而易见的，可以理解在说明书中使用的诸如“处理”、“计算”、“推算”、“确定”等术语指计算机或计算系统、或相似电子计算设备的动作和/或过程，它们将计算系统的寄存器和/或存储器内表示为物理(诸如电子)量的数据处理和/或转换成计算系统的存储器、寄存器或其它这种信息存储、传输或显示设备内相似地表示为物理量的其它数据。

本发明的各个实施例可包括用于执行其中运算的装置。该装置可为期望目的具体构建，或者它可包括由存储在计算机中的计算机程序选择性激活或重新配置的通用计算机。这种计算机程序可存储在计算机可读存储介质中，诸如但不限于包括软盘、光盘、CD-ROM、磁性光盘的任何类型的盘、只读存储器(ROM)、随机存取存储器(RAM)、电可编程只读存储器(EPROM)、电可擦可编程序只读存储器(EEPROM)、磁卡或光卡、或者任何适合存储电子指令并能与计算机系统总线耦合的其它类型介质。

在此呈现的过程和显示并非固有地与任何特定计算机或其它装置相关。各种通用系统可根据在此的示教与程序一起使用，或者构建更为专用的装置来执行期望方法被证明是方便的。各种这些系统的期望结构将在以下描述中显现。此外，本发明的各个实施例并不参照任何特定编程语言描述。可以理解，各种编程语言可以用来实现本发明在此所述的示教。

图1示出根据本发明某些实施例的二进制码转换模块2。二进制码转换模块2可接收与具有第一指令组的第一处理器体系结构(“源体系结构”)相关联的二进制码(“源二进制码”)作为输入，并可输出与具有第二指令组的第二处理器体系结构(“目标体系结构”)相关联的二进制码(“目标二进制码”)。在符合目标体系结构的处理器上执行目标二进制码所产生的结果基本上与在符合源体系结构的处理器上执行源二进制码所产生的结果相同。

源体系结构和目标体系结构的指令集可符合用于二进制浮点算术的ANSI/IEEE标准754-1985，并可支持使用在ANSI/IEEE标准754-1985中定义的至少四种舍入模式的浮点数与整数的转换，以影响除比较和余数之外的所有算术运算：向最接近数舍入、向负无穷大舍入、向正无穷大舍入、以及舍入到零。

本领域技术人员可理解，浮点数在计算机中被实现为浮点数的表示。类似地，整数在计算机中被实现为整数的表示。例如，32比特或64比特可被用来物理地表示浮点数，且16比特或32比特可被用来物理地表示整数。

在执行使用源体系结构内的特定舍入模式将浮点数转换成整数的指令之前，源体系结构可能需要通过例如浮点控制指令被设置成该舍入模式。

例如，如果在一部分代码的执行期间，源体系结构被设置成使用一舍入模式(“旧舍入模式”)将浮点数转换成整数，并且在该代码部分的执行期间，浮点数要使用第二舍入模式(“新舍入模式”)转换成整数，该源体系结构可能需要执行四个指令的以下示例性序列(称为序列“A”)：

a)保存旧舍入模式

b)执行浮点控制指令以将舍入模式设置成新的舍入模式

c)使用新的舍入模式将浮点转换成整数

d)执行浮点控制指令将舍入模式设置成旧的舍入模式

在序列“A”中，指令a)之后为指令b)，指令b)之后为指令c)，而指令c)之后为指令d)。术语“之后为”表示第一指令在第二指令之后执行，且在第二指令和第一指令之间可能会或可能不会穿插其它指令。

类似地，在执行使用目标体系结构内的特定舍入模式将浮点数转换成整数的指令之前，目标体系结构可能需要通过例如浮点控制指令被设置成该舍入模式。

如果目标体系结构的指令集包括不管目标体系结构的舍入模式设置如何都使用舍入到零舍入模式将浮点数舍入成浮点数的指令(“舍入到零强迫模式指令”)，则可避免使用浮点控制指令在目标体系结构中设置舍入模式。

如图2、3、4、5A和5B所示，二进制码转换模块2可使用目标体系结构的舍入到零强迫模式指令来将包括序列“A”的源二进制码部分转换成不包括浮点控制指令的目标二进制码部分。

图2是根据本发明某些实施例的要用将一部分源二进制码转换成一部分目标二进制码的二进制码转换模块实现的示例性方法的流程图。图3、4、5A和5B是根据本发明一些实施例的由二进制码转换模块产生的示例性指令序列的流程图。

参看图2，二进制码转换模块2可标识与源二进制码(-10-)中示例性序列“A”相似的序列，然后可标识新的舍入模式(-11-)。

如果新舍入模式向最接近数舍入(-12-)，则二进制码转换模块2可将源二进制码序列“A”转换成具有用于改变舍入模式的浮点控制指令的等效目标二进制码序列“A”(-14)。

如果新舍入模式向负无穷大舍入(-16-)，则二进制码转换模块2可将源二进制码序列“A”转换成目标二进制码序列“B”(-18-)，如图3所示。

如果新舍入模式向正无穷大舍入(-20-)，则二进制码转换模块2可将源二进制码序列“A”转换成目标二进制码序列“C”(-22-)，如图4所示。

如果新舍入模式舍入为零，则二进制码转换模块2可将源二进制码序列“A”转换成目标二进制码序列“D”(-24-)，如图5A和5B所示。

图3是根据本发明某些实施例的示例性目标二进制码序列“B”的方法的流程图。应注意，图3的方法可在检查浮点数数据为适当的浮点数之后由目标处理器执行。例如，根据用于二进制浮点数算术的ANSI/IEEE标准754-1985定义为“无穷大”或“简直不是数字”(QNaN)的浮点数据并不适当。

通过使用舍入到零强迫模式指令舍入初始浮点数，产生第一浮点数(-30)。如果第一浮点数为正(-32-)，或者如果其值等于初始浮点数的值(-34-)，则通过将第一浮点数的表示转换成整数表示，产生结果整数(-36-)。否则，通过从第一浮点数减去1，产生第二浮点数(-38-)，并通过将第二浮点数的表示转换成整数表示，产生结果整数(-39-)。

图4是示出根据本发明某些实施例的示例性目标二进制码序列“C”的方法的流程图。应注意，图3的方法可在检查浮点数据是适当的浮点数之后由目标处理器执行。

通过使用舍入到零强迫模式指令舍入初始浮点数，产生第一浮点数(-40-)。如果第一浮点数为负(-42-)，或者其值等于初始浮点数的值(-44-)，则通过将第一浮点数的表示转换成整数表示，产生结果整数(-46-)。否则，通过将第一浮点数加1产生第二浮点数(-48-)，并通过将第二浮点数的表示转换成整数表示，产生结果整数(-49-)。

图5A是示出根据本发明某些实施例的示例性目标二进制码序列“D”的运算的流程图。浮点数使用舍入到零模式转换成整数(-50-)。图5B是示出根据本发明某些实施例的另一示例性目标二进制码序列“D”的运算的流程图。初始浮点数使用舍入到零强迫模式指令转换成第一浮点数(-52-)。通过将第一浮点数的表示转换成整数表示，产生结果整数(-54-)。

图6是根据本发明一些实施例的示例性装置60的框图。装置60可包括处理器62和与处理器62耦合的存储器64。存储器64可存储使用图2-5中所述的方法由二进制码转换模块(未示出)产生的目标二进制码66。目标二进制码66符合处理器62的体系结构。处理器62可执行目标二进制码66。

图7是根据本发明某些实施例的示例性装置70的框图。装置70可包括处理器72和与处理器72耦合的存储器74。存储器74可存储不符合处理器72的体系结构的源二进制码76，以及适合将源二进制码76转换成符合处理器72的体系结构的目标二进制码的二进制码转换模块78。处理器72可执行二进制码转换模块78，以将源二进制码76转换成目标二进制码80。然后，目标二进制码80可存储在存储器74中，并可与处理器72执行。或者，源二进制码76、二进制码转换模块78和目标二进制码80可存储在与处理器72耦合的单独存储器中。

图8是根据本发明某些实施例的将源二进制码转换成目标二进制码的示例性装置的框图。

装置90可包括处理器92和耦合到处理器92的存储器94。

存储器94可存储二进制码转换模块96。二进制码转换模块96可能能将与源处理器体系结构相关联的源二进制码转换成与目标处理器体系结构相关联的目标二进制码。处理器92的体系结构可符合或不符合源体系结构，并且可符合或不符合目标体系结构。

处理器92可接收源二进制码，可执行二进制码转换模块96，并可输出目标二进制码。

装置60、70和90的非穷尽性示例列表包括台式个人计算机、工作站、服务器计算机、膝上型计算机、笔记本计算机、手持式计算机、个人数字助理(PDA)、移动电话等。

处理器62、72和92的非穷尽性示例列表包括中央处理单元(CPU)、数字信号处理器(DSP)、精简指令集计算机(RISC)、复杂指令集计算机(CISC)等。此外，处理器62、72和92可以是特定用途集成电路(ASIC)的一部分，或者可以是特定用途标准产品(ASSP)的一部分。

存储器64、74和94可分别固定于装置60、70和90中，或可从其中拆卸。存储器64、74和94的非穷尽性示例列表包括以下任何组合：

半导体器件，诸如同步动态随机存取存储器(SDRAM)器件、RAMBUS动态随机存取存储器(RDRAM)器件、双倍数据速率(DDR)的存储器器件、静态随机存取存储器(SRAM)、闪存器件、电可擦除可编程只读存储器(EEPROM)、非易失性随机存取存储器器件(NVRAM)、通用串行总线(USB)可移动存储器等，

光学器件，诸如光盘只读存储器(CD ROM)等，

以及磁器件，诸如硬盘、软盘、磁带等。

尽管已在此说明并描述了本发明的某些特征，但对本领域技术人员而言可想到许多更改、替换、改变和等效。因此，可以理解，所附权利要求旨在涵盖落于本发明精神内的所有这种更改和改变。

Claims

1.一种方法，包括：

将与源体系结构相关联的第一指令序列转换成与目标体系结构相关联的第二指令序列，

其中所述第一序列包括一个或多个浮点控制指令，而所述第二序列并不包括浮点控制指令，以及

其中通过在符合所述目标体系结构的处理器上执行所述第二序列所产生的结果基本上与通过在符合所述源体系结构的处理器上执行所述第一序列所产生的结果相同。

2.如权利要求1所述的方法，其特征在于，所述第二序列包括不管目标体系结构的舍入模式设置如何都使用舍入到零舍入模式将初始浮点数舍入成第一浮点数的指令。

3.如权利要求1所述的方法，其特征在于，所述第一指令序列和所述第二指令序列是二进制码。

4.如权利要求1所述的方法，其特征在于，还包括：

在所述第一序列中标识所述一个或多个浮点控制指令之一的舍入模式。

5.一种方法，包括：

其中所述第一序列包括：保存第一舍入模式的指令、然后是设置不舍入到零的第二舍入模式的指令、然后是通过根据所述第二舍入模式舍入初始浮点数来产生整数的指令、然后是设置所述第一舍入模式的指令，

其中所述第二序列包括通过使所述初始浮点数舍入到零来产生第一浮点数的指令，以及

6.如权利要求5所述的方法，其特征在于，所述第二序列还包括比较所述第一浮点数的值与所述初始浮点数的值的指令。

7.如权利要求6所述的方法，其特征在于，所述第二舍入模式是向正无穷大舍入模式，且所述第二序列还包括在所述第一浮点数非负且所述第一浮点数的值不等于所述初始浮点数的值的情形中，向所述第一浮点数加1的指令。

8.如权利要求6所述的方法，其特征在于，所述第二舍入模式是向负无穷大舍入模式，且所述第二序列还包括在所述第一浮点数非正且所述第一浮点数的值不等于所述第二浮点数的值的情形中，从所述第一浮点数减1的指令。

9.一种以向负无穷大舍入的舍入模式将浮点表示转换成整数表示的方法，所述方法包括：

使用舍入到零强迫模式指令将初始浮点数转换成第一浮点数；以及

如果所述第一浮点数为非正，且所述第一浮点数的值不等于所述初始浮点数的值，则通过从所述第一浮点数减1产生第二浮点数，并且通过将所述第二浮点数的浮点表示转换成整数表示，产生所述整数表示。

10.如权利要求9所述的方法，还包括：

如果所述第一浮点数的值等于所述初始浮点数的值，则通过将所述第一浮点数的浮点表示转换成整数表示，产生所述整数表示。

11.如权利要求9所述的方法，还包括：

如果所述第一浮点数为正，则通过将所述第一浮点数的浮点表示转换成整数表示，产生所述整数表示。

12.一种以向正无穷大舍入的舍入模式将浮点表示转换成整数表示的方法，所述方法包括：

如果所述第一浮点数为非负，且所述第一浮点数的值不等于所述初始浮点数的值，则通过对所述第一浮点数加1产生第二浮点数，并且通过将所述第二浮点数的浮点表示转换成整数表示，产生所述整数表示。

13.如权利要求12所述的方法，还包括：

如果所述第一浮点数的值等于所述初始浮点数的所述值，则通过将所述第一浮点数的浮点表示转换成整数表示，产生所述整数表示。

14.如权利要求12所述的方法，还包括：

如果所述第一浮点数为负，则通过将所述第一浮点数的浮点表示转换成整数表示，产生所述整数表示。

15.一种物品，包括具有存储其上的指令的存储介质，所述指令在由计算平台执行时导致：

16.如权利要求15所述的物品，其特征在于，所述第二序列包括不管目标体系结构的舍入模式设置如何，都使用舍入到零舍入模式将初始浮点数舍入成第一浮点数的指令。

17.如权利要求15所述的物品，其特征在于，所述指令还导致：

18.一种物品，包括具有存储其上的指令的存储介质，所述指令以向负无穷大舍入的舍入模式将浮点表示转换成整数表示，其中所述指令在由计算平台执行时导致：

19.如权利要求18所述的物品，其特征在于，所述指令还导致：

20.如权利要求19所述的物品，其特征在于，所述指令还导致：

21.一种物品，包括具有存储其上的指令的存储介质，所述指令以向正无穷大舍入的舍入模式将浮点表示转换成整数表示，其中所述指令在由计算平台执行时导致：

22.如权利要求21所述的物品，其特征在于，所述指令还导致：

如果所述第一浮点数的所述值等于所述初始浮点数的所述值，则通过将所述第一浮点数的浮点表示转换成整数表示，产生所述整数表示。

23.如权利要求21所述的物品，其特征在于，还包括：

24.一种装置，包括：

存储器设备；以及

处理器，将与源体系结构相关联的第一指令序列转换成与目标体系结构相关联的第二指令序列，

25.如权利要求24所述的装置，其特征在于，所述处理器要将所述第一序列转换成所述第二序列，从而所述第二序列包括不管目标体系结构的舍入模式设置如何，都使用舍入到零舍入模式将初始浮点数舍入成第一浮点数的指令。

26.如权利要求24所述的装置，其特征在于，所述处理器要在所述第一序列中标识所述一个或多个浮点控制指令之一的舍入模式。