CN1863166A - 基于arm和usb储存装置的无线通信仿真装置 - Google Patents
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Abstract
本发明公开了一种基于ARM和USB储存装置的无线通信仿真装置，该装置的信号产生装置包括一个USB存储装置、一个USB接口、一块ARM芯片和与之配合的外围电路，本发明用简单的设备实现了复杂的仿真研究，大大加快了科研进程，有效解决了长期以来困扰科研人员的经费问题。其操作简便、用途广泛，不仅具有较高的处理速度，而且工作状态稳定可靠，具有良好的市场应用前景。
Description
技术领域
本发明属于无线通信技术领域，涉及对无线通信的实现方案及其算法加以验证的仿真装置，特别是涉及一种基于ARM和USB储存装置的无线通信仿真装置。
背景技术
无线移动通信技术是对人类生活和社会发展有着重大影响的热门技术，是当今通信领域中最活跃和发展最迅速的研究课题之一，越来越多的研究机构和科研资源投入到这一领域的技术研发中来。一项新的通信技术从研发、完善到实际应用，需要多次在模拟环境中进行验证，而生成这种模拟环境的方法和装置称为仿真平台。为了保证验证结果的准确性，要求仿真平台能够生成现实状态下的各种信号和信道，也包括干扰信号，尽可能地模拟现实的通信环境。为了适应各种验证需求和不断提升的处理速度，现有仿真平台的构建成本已变得异常昂贵，例如，一个带扩频信号输出的信号发生器就高达上百万元。高昂的研究成本和风险，已成为制约技术创新的瓶颈。特别是对于广大中小研究机构，许多重要的研究课题因缺少经费而停滞，研究工作无法顺利进行。本发明人针对这一问题进行了大量研究，并提出了一种无线数据通信仿真方法(申请号：200410051639.9)，在运用简单设备完成复杂的仿真工作方面取得了阶段性成果，是一次重要突破。但是，随着研究的深入，发现这一技术还存在着一些不足之处，例如：处理能力和速度有限、不能够直观地显示即时电路的工作状态、没有包含保证整个电路正常工作的复位电路、需要两台电脑使用起来不方便。这些问题都限制了该技术的进一步应用。
发明内容
本发明的目的在于针对现有技术的不足，提供一种低成本的无线通信仿真装置。运用该装置对复杂、高速的无线通信方案及其算法进行准确地验证，大幅度地降低研究成本。
本发明的目的通过以下技术方案予以实现。
本发明的基于ARM和USB储存装置的无线通信仿真装置包括：一个信号产生装置和一个信号接收处理装置。信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一块功能模块，计算机通过USB接口与电路板的JTAG接口串联连接，其特征在于：所述的功能模块上设置有一个RJ45接口和一块含有低压差分信号技术LVDS接口的芯片；功能模块中还设置有一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，信号处理电源电路，FPGA配置电路，信号处理复位电路，晶振器电路和状态指示电路；所述的FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，5V外接稳压电源接口与信号处理电源电路的输入端电气连接，信号处理电源电路与功能模块上所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，信号处理复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；所述的LVDS接口芯片的输入端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接；
所述的信号产生装置包括一个用于储存计算机产生的信号源数据的USB存储装置，一个USB接口，一块ARM芯片，5V外接稳压电源接口，电源状态指示电路，信号产生电源电路，JTAG配置调试电路，信号产生复位电路，时钟电路，SDRAM储存电路，缓冲电路，一块FLASH芯片，一个RJ45接口和一块LVDS接口的芯片；所述的USB接口的输入端与USB存储装置直接相连，其输出端与ARM芯片的USB接口电气连接；所述的5V外接稳压电源接口与信号产生电源电路的输入端、USB接口的5V电源接口电气连接，信号产生电源电路的输出端与信号产生装置上所有芯片的电源接口电气连接。所述的ARM芯片通过其数据/地址I/O接口同时和SDRAM储存电路与缓冲电路电气连接，缓冲电路与FLASH芯片电气连接。所述的JTAG配置调试电路与ARM芯片的ARM配置接口电气连接，信号产生复位电路与ARM芯片的复位接口电气连接，时钟电路与ARM芯片的时钟接口电气连接，电源状态指示电路与信号产生电源电路的电源接口电气连接；所述的LVDS接口芯片的输入端与ARM芯片的SPI接口电气连接，其输出端与RJ45接口连接；
所述的信号产生装置和信号接收处理装置通过各自的RJ45接口相互串联连接。
所述的USB存储装置为优盘、移动硬盘、MP3播放器，或其它具有USB接口的存储装置，用于储存由计算机产生的信号源数据。
所述的ARM芯片选自美国ATMEL公司的AT91RM9200芯片，作为信号产生装置电路的主体，其主要功能是在其内部操作系统的控制下，将从USB存储装置中读出的数据按无线通信的信号流程进行一定的信号处理，然后由其SPI接口将数据发送出去。
所述的信号产生电源电路由芯片和外围器件组成，芯片选自TPS767D318芯片，其功能是为整个电路提供准确和稳定的电源，它将5V外接稳压电源接口输入的5V电压转变为3.3V和1.8V，电流输出能力为1A。
所述的电源状态指示电路由多个发光二极管和电阻组成，用于指示信号产生装置中各电路工作电压的连通状态。
所述的JTAG配置调试电路由ARM专用JTAG接口和外围器件组成，其主要功能是对ARM芯片的工作模式进行配置，并提供一个调试接口，以实现本发明设计的既定功能。
所述的信号产生复位电路由芯片、开关按钮和电阻组成，芯片选自ADM706，其功能是为ARM芯片提供复位信号、低压检测和看门狗的功能，可以在电路出错时自动输出复位信号或者通过按下复位开关按钮来产生复位信号，使电路恢复到正常状态。
所述的时钟电路由多个电阻、电容和晶振器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
所述的SDRAM储存电路由两片MT48LC8M16A2芯片构成，其功能是给ARM芯片的嵌入式操作系统提供存储空间和数据临时存放空间，同时将要发送的仿真数据按设定的帧结构存储起来。
所述的FLASH芯片选用AM29LV320芯片，其功能是保存压缩后的嵌入式操作系统，供所述的ARM芯片上电后调用嵌入式操作系统。
所述的缓冲电路由三片缓冲器74LVTH16245芯片构成，由于FLASH芯片和ARM芯片工作速度不同，其作用是为所述的FLASH芯片与ARM芯片提供数据双向缓冲。
所述的LVDS接口芯片，在信号产生装置部分采用SN65LVDT41芯片，其主要功能是将ARM芯片输出的串行信号转换为低压差分信号输出给RJ45接口，便于信号以较长距离进行传输；在信号接收处理装置部分采用SN65LVDT14芯片，其主要功能是将RJ45接口输入的低压差分信号转换为串行信号，便于FPGA对信号采样输入。
所述的FPGA芯片选自美国XILINX公司的XC2V500芯片，作为信号接收处理装置中功能模块电路的主体，其主要功能是将接收的串行数据读入，并把串行数据转换成并行数据，在对数据进行必要的运算处理后以并行的方式发送给DSP芯片。
所述的信号处理电源电路由芯片和外围器件组成，芯片选自TPS767D301芯片，其功能是为整个电路提供准确和稳定的电源，它将5V外接稳压电源接口输入的5V电压转变为3.3V和1.5V，电流输出能力为1A。
所述的FPGA配置电路由芯片、JTAG接口和电阻组成，芯片选自XCF04S芯片，其主要功能是在电路上电时对FPGA的内部电路结构进行配置，以实现本发明设计的既定功能，同时因为FPGA XC2V500芯片的内部电路是由其内部的SRAM存储的，掉电后原来配置的数据就会消失，所以FPGA配置电路还起到保存配置数据的作用。
所述的信号处理复位电路由芯片、开关按钮和电阻组成，芯片选自MAX706S，其功能是为FPGA芯片提供复位信号、低压检测和看门狗的功能，可以在电路出错时自动输出复位信号或者通过按下复位开关按钮来产生复位信号，使电路恢复到正常状态。
所述的晶振器电路由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
所述的状态指示电路由多个发光二极管和电阻组成，用于指示电路的各种工作状态，如电源指示，信号发送指示，信号读写指示等。
所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
本发明与现有技术相比，具有以下有益效果：
1.可以方便和及时地将运算产生的数据返回计算机进行检验和显示，可以画眼图、星座图、频谱图、误码率图等，用途广泛，操作简便。用简单的设备就可完成复杂的仿真研究，大大加快的科研进程，降低了试验成本，有效解决了长期以来困扰科研人员的经费问题；
2.由于只采用了一台计算机和一块带数字信号处理芯片DSP的电路板，相对于在先申请，该仿真装置结构更为紧凑，使用起来也更加灵活和方便；
3.由于在信号接收处理装置的功能模块上包含了FPGA电路，大大减轻了单独使用DSP芯片的工作量，相对于在先申请，该仿真装置可以处理更为复杂和高速的无线通信系统，
4.由于设置了状态指示电路和复位电路，便于实时了解电路的工作状态，当出现错误时，能够及时的采取措施，恢复电路的正常功能。
5.整个仿真装置具有更加灵活的工作模式。研究人员可以根据实际情况，将自己感兴趣的算法配置到仿真装置的DSP芯片里或者FPGA芯片里，进而开展有针对性的实验活动。
附图说明
图1是本发明基于ARM和USB储存装置的无线通信仿真装置的结构示意框图；
图2是图1所示信号产生装置的信号流程图；
图3是图1所示信号接收处理装置的信号流程图；
图4是图1所示信号接收处理装置的信号处理电源电路原理图；
图5是图1所示信号接收处理装置的FPGA芯片配置电路的方框图；
图6是图1所示信号接收处理装置的FPGA芯片配置电路原理图；
图7是图1所示信号接收处理装置的信号处理复位电路原理图；
图8是图1所示信号接收处理装置的晶振器电路原理图；
图9是图1所示信号接收处理装置的状态指示电路原理图；
图10是图1所示信号产生装置的LVDS发送电路原理图；
图11是图1所示信号接收处理装置的LVDS接收电路原理图；
图12是图1所示信号接收装置FPGA芯片与DSP芯片的连接电路原理图；
图13是图1所示信号产生装置的信号产生电源电路原理图；
图14是图1所示信号产生装置的电源状态指示电路原理图；
图15是图1所示信号产生装置的信号产生复位电路原理图；
图16是图1所示信号产生装置的JTAG配置调试电路原理图；
图17是图1所示信号产生装置的时钟电路原理图；
图18是图1所示信号产生装置的ARM芯片与USB接口的连接电路原理图；
图19是图1所示信号产生装置的ARM芯片与SDRAM储存电路的连接电路原理图；
图20是图1所示信号产生装置的ARM芯片通过缓冲电路与FLASH芯片的连接电路原理图；
具体实施方式
下面结合附图对本发明作进一步的详细描述，但它们并不是对本发明内容的限定。
实施例1
如图1所示，一种无线通信仿真装置，包括一个信号产生装置100和一个信号接收处理装置200。所述的信号接收处理装置200包括一台计算机201，一块美国德州仪器公司生产的C6416DSK电路板202和一块功能模块210，电路板202上带有TMS320C6416DSP芯片；计算机通过USB接口与电路板202的JTAG接口串联连接；功能模块210上设置有一块美国XILINX公司生产的，型号为XC2V500的现场可编程门阵列FPGA芯片211，5V外接稳压电源接口215，信号处理电源电路220，FPGA配置电路230，信号处理复位电路240，晶振器电路250和状态指示电路260。功能模块通过FPGA芯片211的I/O接口与DSP芯片的EMIF接口电气连接，5V外接稳压电源接口215与信号处理电源电路220的5V电源接口电气连接。信号处理电源电路220与功能模块210上所有芯片的电源接口电气连接，FPGA配置电路230与FPGA芯片的配置接口电气连接，信号处理复位电路240与FPGA芯片的I/O接口电气连接，晶振器电路250与FPGA芯片的全局时钟接口串联连接，状态指示电路260与FPGA芯片的I/O接口电气连接。功能模块210上还设置有一个RJ45接口270和一块含有低压差分信号技术LVDS接口的SN65LVDT14芯片280，LVDS接口芯片280的输入端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接。
信号产生装置100包括一块美国ATMEL公司生产的(AT91RM9200)ARM芯片110，5V外接稳压电源接口215，信号产生电源电路115，电源状态指示电路115，JTAG配置调试电路120，信号产生复位电路125，时钟电路130，一个作为USB存储装置的优盘135，一个USB接口140，SDRAM储存电路145，一块FLASH芯片150，缓冲电路155。所述的USB接口140的输入端与优盘135直接相连，其输出端与AT91RM9200芯片110的USB接口电气连接。5V外接稳压电源接口215与信号产生电源电路115、USB接口140的5V电源引脚直接相连。信号产生电源电路115与信号产生装置100上的所有芯片的电源接口电气连接，电源状态指示电路111与信号产生电源电路的电源接口电气连接，JTAG配置调试电路120与AT91RM9200芯片110的ARM配置接口电气连接，信号产生复位电路125与AT91RM9200芯片110的复位接口电气连接，时钟电路130与AT91RM9200芯片110的时钟接口电气连接。所述的AT91RM9200芯片110的数据/地址I/O接口同时与SDRAM储存电路145和缓冲电路155电气连接，通过片选信号来选通芯片。所述的缓冲电路155和FLASH芯片150电气连接。信号产生装置100上还设置有一个RJ45接270和一块含有低压差分信号技术LVDS接口的SN65LVDT41芯片180；LVDS接口芯片180的输入端与AT91RM9200芯片110的SPI接口电气连接，输出端与RJ45接口270连接；
信号产生装置100和信号接收处理装置200通过各自的RJ45接270用网线301相互串联连接。
如图1、图4所示，信号处理电源电路220由TPS767D301芯片和一些外围器件组成，为整个电路提供准确和稳定的电源，它的输出电压分别为3.3V和1.5V，电流输出能力为1A。TPS767D301芯片上的两个IN1引脚和两个IN2引脚和5V外接稳压电源接口215的5V电源接口相连，5V电源接口和地之间并联了两个电容C1和C2；两个OUT1引脚相连输出1.5V电源，1.5V电源输出接口和地之间通过电容C3连接。FB1引脚通过电阻R3与1.5V电源输出接口连接，同时FB1引脚通过电阻R4接地。两个OUT2引脚相连输出3.3V电源，3.3V电源输出接口和地之间通过电容C4连接。复位引脚RESET1#和RESET2#分别通过电阻R1和R2与3.3V电源输出接口连接。GND1、EN1#、GND2、EN2#引脚接地。
如图5、图6所示，FPGA的配置电路230采用XCF04S芯片231、JTAG接口232和电阻组成。计算机201的并口通过一个JTAG仿真线233和配置电路230里的JTAG接口232相连，所述的JTAG接口232分别与FPGA芯片211的配置接口、FPGA配置芯片231电气连接。其中JTAG接口232的第1引脚和XCF04S芯片231的TDI引脚相连；第2引脚和FPGA XC2V500芯片211的B14引脚以及XCF04S芯片231的TMS引脚之间的连线相连；第3引脚和FPGAXC2V500芯片211的A15引脚以及XCF04S芯片231的TCK引脚之间的连线相连；第4引脚和FPGA XC2V500芯片211的C15引脚相连；第5引脚接地，第6引脚和3.3V电源接口相连。所述的FPGA XC2V500芯片211的P13引脚和XCF04S芯片231的D0引脚相连。FPGA XC2V500芯片211的C2引脚和XCF04S芯片231的TD0引脚相连。FPGA XC2V500芯片211的T13引脚和XCF04S芯片231的OE/RESET#引脚相连，同时它们之间的连线通过电阻R9和3.3V电源接口相连。FPGA XC2V500芯片211的R14引脚和XCF04S芯片231的CE#引脚相连，同时它们之间的连线通过电阻R10和3.3V电源接口相连。FPGAXC2V500芯片211的A2引脚和XCF04S芯片231的CF#引脚相连，同时它们之间的连线通过电阻R11和3.3V电源接口相连。FPGA XC2V500芯片211的P15引脚和XCF04S芯片231的CLK引脚相连。FPGA XC2V500芯片211的T2引脚、P2引脚和R3引脚分别通过电阻R12、R13和R14与地相连。XCF04S芯片231的VCCINT引脚、VCCO引脚和VCCI引脚直接与3.3V电源接口相连。XCF04S芯片231的GND引脚接地。
如图7所示，信号处理复位电路240采用MAX706S芯片241、SW1开关按钮242和电阻、电容组成。MAX706S芯片241的WD0#引脚、RESET#引脚、WDI引脚、PF0#引脚分别和所述的FPGA XC2V500芯片211的E6引脚、C8引脚、D7引脚、B7引脚直接相连；MAX706S芯片241的VCC引脚和3.3V电源接口直接相连；MAX706S芯片241的PFI引脚分别通过电阻R5和电阻R6与地和5V电源接口相连；MAX706S芯片241的MR#引脚通过电容C5和SW1开关按钮242与地直接并联连接；MAX706S芯片241的GND引脚直接接地。
如图8所示，晶振器电路250由一个有源石英晶体振荡器构成，其功能是为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。晶振器电路250的OUT引脚和FPGA XC2V500芯片211的A8引脚直接相连；晶振器电路250的VCC引脚和3.3V电源接口直接相连；晶振器电路250的GND引脚接地。
如图9所示，状态指示电路260由多个发光二极管和电阻组成，FPGAXC2V500芯片211的B10引脚通过电阻R15、发光二极管D1接地；FPGA XC2V500芯片211的D10引脚通过电阻R16、发光二极管D2接地；E11引脚通过电阻R17、发光二极管D3接地；B11引脚通过电阻R18、发光二极管D4接地；D11引脚通过电阻R19、发光二极管D5接地；B12引脚通过电阻R20、发光二极管D6接地；D12引脚通过电阻R21、发光二极管D7接地；C13引脚通过电阻R22、发光二极管D8接地；5V电源接口通过电阻R23、发光二极管D9接地。
如图10、图11所示，所述的LVDS电路，在信号产生装置部分采用SN65LVDT41芯片180，在信号接收处理装置部分采用SN65LVDT14芯片280。其中在信号产生装置100处，SN65LVDT41芯片180一边与ARM芯片110的SPI接口电气连接，另一边与RJ45接口270串联连接，具体是：SN65LVDT41芯片180的1D、2D、3D、4D引脚分别与所述的ARM芯片110的PA1、PA2、PA3、PA4引脚直接相连；SN65LVDT41芯片180的1Y、1Z、2Y、2Z、3Y、3Z、4Y、4Z引脚分别与RJ45接口270的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT41芯片180的两个VCC引脚与3.3V电源接口直接相连；SN65LVDT41芯片180的三个GND引脚接地；RJ45接口270的第9、10引脚接地。在信号接收处理装置200处，SN65LVDT14芯片280一边与FPGA芯片211的I/O接口电气连接，另一边与RJ45接口270串联连接，具体是：SN65LVDT14芯片280的1R、2R、3R、4R引脚分别与所述的FPGA XC2V500芯片211的D9、C16、D16、E13引脚直接相连；SN65LVDT14芯片280的1A、1B、2A、2B、3A、3B、4A、4B引脚分别与RJ45接口270的第8、7、6、5、4、3、2、1引脚直接相连；SN65LVDT14芯片280的两个VCC引脚与3.3V电源接口直接相连；SN65LVDT14芯片280的三个GND引脚接地；RJ45接口270的第9、10引脚接地。
如图12所示，所述的FPGA XC2V500芯片211的I/O接口与所述的带数字信号处理芯片DSP的C6416DSK电路板202的EMIF接口电气相连。具体是：C6416DSK电路板202从AED31到AED0的三十二个引脚分别与FPGA XC2V500芯片211的C1、D1、D3、D2、E4、E3、E2、E1、F4、F3、F2、F1、F5、G5、G4、G3、G2、G1、H4、H3、H2、H1、J1、J2、J3、J4、K1、K2、K3、K4、K5、L5引脚直接相连；C6416DSK电路板202从AEA2到AEA21的二十个引脚分别与FPGA XC2V500芯片211的P8、N8、T7、R7、P7、N7、M7、M6、T6、R6、P6、N6、T5、R5、P5、N5、R4、P4、T4、T3引脚直接相连；C6416DSK电路板202的AARE#、AAWE#、AARDY、AAOE#、ACE3#、ACE2#、ABE3#、ABE2#、ABE1#、ABE0#分别与FPGA XC2V500芯片211的L3、L4、M1、M2、M3、M4、N2、N3、N1、P1引脚直接相连。
如图1、图13所示，信号产生电源电路115由TPS767D318芯片和一些外围器件组成，向整个电路提供准确和稳定的电源，它的输出电压分别为3.3V和1.8V，电流输出能力为1A。TPS767D318芯片上的两个1IN引脚和两个2IN引脚通过电感L101与外接的5V稳压源相连，电感L101和地之间并联了两个电容C156和C155；两个10UT引脚相连输出1.8V电源，1.8V电源输出接口和地之间通过电容C157连接。1FB引脚通过电阻R123与1.8V电源输出接口连接，同时FB1引脚通过电阻R122接地。两个20UT引脚相连输出3.3V电源，3.3V电源输出接口和地之间通过电容C158连接。复位引脚1RESET#和2RESET#分别通过电阻R120和R121与5V电源输出接口连接。GND1、EN1#、GND2、EN2#引脚接地。
如图14所示，电源状态指示电路111由多个发光二极管和电阻组成，5V电源接口通过电阻R130、发光二极管D110接地；3.3V电源接口通过电阻R131、发光二极管D111接地；1.8V电源接口通过电阻R132、发光二极管D112接地。
如图15所示，信号产生复位电路125采用ADM706芯片126、SW2开关按钮127和电阻、电容组成。ADM706芯片126的RESET引脚和ARM芯片110的NRST引脚直接相连，其连线同时也向信号产生装置100的其他电路提供复位信号NRST；ADM706芯片126的WDI引脚和ARM芯片110的PB25引脚直接相连，其连线通过电阻R114与3.3V电源接口连接；ADM706芯片126的VCC引脚和3.3V电源接口直接相连；ADM706芯片126的WDO#引脚与MR#引脚通过电阻R113相连，ADM706芯片126的MR#引脚同时分别通过电容C101和SW2开关按钮127与地连接；ADM706芯片126的GND引脚直接接地。
如图16所示，JTAG配置调试电路120采用ARM专用JTAG接口121、三向选择开关122和电阻、电容组成。所述的ARM专用JTAG接口121的第3个引脚和ARM AT91RM9200芯片110的NTRST引脚直接连接，其连线通过电阻R409与3.3V电源通过连接；ARM专用JTAG接口121的第5个引脚和ARM芯片110的TDI引脚直接连接，其连线通过电阻R405与3.3V电源通过连接；ARM专用JTAG接口121的第7个引脚和ARM芯片110的TMS引脚直接连接，其连线通过电阻R406与3.3V电源通过连接；ARM专用JTAG接口121的第9个引脚和ARM芯片110的TCK引脚直接连接，其连线一方面通过电阻R407与3.3V电源通过连接，另一方面与ARM专用JTAG接口121的第11个引脚相连；ARM专用JTAG接口121的第13个引脚和ARM芯片110的TDO引脚直接连接，其连线通过电阻R408与3.3V电源通过连接；ARM专用JTAG接口121的第15个引脚和图15所示的NRST信号相连；ARM专用JTAG接口121的第2个引脚和3.3V电源接口相连；ARM专用JTAG接口121的第4个引脚一方面通过电容C425与3.3V电源接口相连，另外一方面通过电容C425与三向选择开关122的第1引脚相连；所述的三向选择开关122的第2引脚和ARM芯片110的JTAGSEL引脚相连；所述的三向选择开关122的第3个引脚和ARM专用JTAG接口121的第20个引脚相连；所述的ARM专用JTAG接口121的第4、6、8、10、12、14、16、18、20引脚接地；
如图17所示，时钟电路130由多个电阻、电容和晶振器构成，其中ARMAT91RM9200芯片110的VDDPLLB引脚和GNDPLLB引脚通过电容C135和电容C134、电阻R110与地之间并联，同时VDDPLLB引脚和AT91RM9200芯片110的VDDOSC引脚和VDDPLLA引脚直接连接。AT91RM9200芯片110的PLLRCB引脚通过电容C132和电容C133、电阻R109与地之间并联。AT91RM9200芯片110的XOUT引脚先通过电阻R108，然后通过电容C130和电容C131、晶振器X102与地之间并联。AT91RM9200芯片110的XIN引脚通过电容C130、晶振器X102和电容C131与地之间并联。AT91RM9200芯片110的VDDOSC引脚和GNDOSC引脚通过电容C129和电容C128、电阻R107与地之间并联。AT91RM9200芯片110的XOUT32引脚通过电容C126和电容C127、晶振器X101与地之间并联。AT91RM9200芯片110的XIN32引脚通过电容C126、晶振器X101和电容C127与地之间并联。AT91RM9200芯片110的VDDPLLA引脚和GNDPLLA引脚通过电容C125和电容C136、电阻R106与地之间并联。AT91RM9200芯片110的PLLRCA引脚通过电容C123和电容C124、电阻R105与地之间并联。
如图18所示，所述的USB接口140的第1引脚直接与5V电源接口连接，同时第1引脚通过电容C712、C713和C715连地，第2引脚通过电阻R711与所述的ARM AT91RM9200芯片110的HDMA引脚连接，同时第2引脚通过电容C711和电阻R713连地，第3引脚通过电阻R712与所述的ARM AT91RM9200芯片110的HDPA引脚连接，同时第3引脚通过电容C714和电阻R716接地，第4、5、6引脚直接接地。
如图19所示，所述的SDRAM储存电路145由两片MT48LC8M16A2芯片构成，SDRAM MT48LC8M16A2芯片146、147的引脚与ARM芯片110的数据/地址I/O接口电气连接。具体是，MT48LC8M16A2芯片146、147的六个VDD引脚和八个VDDQ与3.3V电源接口直接相连。MT48LC8M16A2芯片146、147的六个VSS引脚和八个VSSQ与地连接。MT48LC8M16A2芯片146、147的各自从A0到A12/NC的十三个引脚同时分别与ARM芯片110的A2、A3、A4、A5、A6、A7、A8、A9、A10、A11、A12、A13、A14的十三个引脚直接相连。MT48LC8M16A2芯片146、147各自的WE#、CAS#、RAS#、CS#、BA0、BA1、CKE、CLK八个引脚同时分别与ARM芯片110的SDWE#、CAS#、RAS#、SDCS、A16、A17、SDCKE、SDCK八个引脚直接相连。MT48LC8M16A2芯片146的从DQ0到DQ15及DQML、DQMH的十八个引脚分别与ARM芯片110的从D0到D15及A0、NBS1的十八个引脚直接相连。MT48LC8M16A2芯片147的从DQ0到DQ15及DQML、DQMH的十八个引脚分别与ARM芯片110的从D16到D31及A1、NBS3的十八个引脚直接相连。
如图20所示，所述的FLASH芯片155选用AM29LV 320芯片。所述的缓冲电路155由三片缓冲器74LVTH16245芯片156、157、158构成。具体的连接是：AM29LV320芯片150的RESET#引脚和图15所示的NRST信号相连，WP#、BYTE#引脚直接和3.3V电源接口连接。AM29LV320芯片150的CE#引脚和74LVTH16245芯片156的2A4引脚连接，其连线通过电阻R301与3.3V电源接口相连。AM29LV320芯片150的OE#、WE#引脚和74LVTH16245芯片156的2A1、2A2引脚连接。AM29LV320芯片150从A0到A20及NC的二十二个引脚分别和74LVTH16245芯片156的1A7到1A1及74LVTH16245芯片157的2A8到2A1、1A8到1A2的二十二个引脚连接。AM29LV320芯片150从DO0到D015A-1的十六个引脚分别和74LVTH16245芯片158的1B1到1B8、2B1到2B8的十六个引脚连接。74LVTH16245芯片156的1B1到1B8、2B1到2B7的十五个引脚和所述的ARM芯片110的从A7到A0及NRD、NWR0、NCS3、NCS0、NCS2、PC11、PC12的十五个引脚连接，2B8和图15所示的NRST信号相连。74LVTH16245芯片157的1B1到1B8、2B1到2B8的十六个引脚和ARM芯片110的从A25到A8的十六个引脚连接。74LVTH16245芯片158的1A1到1A8、2A1到2A8的十六个引脚和ARM芯片110的从D0到D15的十六个引脚连接。
如图2、图3所示，该无线通信仿真装置中，信号产生设备100按图2所示的信号流程产生CDMA无线通信信号。具体是计算机201按信号流程510所示的步骤进行处理后，生成的数据由由优盘135储存，该信号流程510，即图2中的前半部分包括：源信号产生500、扩频501、加扰502、编码503、成帧504产生的数据。由所述的ARM AT91RM9200芯片110运行图2中后半部分的信号流程511，该流程511，即图2中的后半部分包括：基带调制505、信道507、同时叠加上噪声506和干扰信号508。信号接收处理设备200按图3所示的信号流程对接收到的CDMA无线通信信号进行处理。具体是由所述的FPGA XC2V500芯片运行图3中前半部分的信号流程610，流程610，即图3中的前半部分包括：基带解调600、自适应信号处理601。由所述的C6416DSK电路板202运行图3中后半部分的信号流程611，流程611，即图3中的后半部分包括：解码602、解扰603、解扩604、判决605，同时将各种处理完的数据输出给所述的信号接收处理设备200的计算机201，绘制出星座图、眼图、频谱图、误码率图等各种效果图。
实施例2～3
重复实施例1，有以下不同点：所述的带数字信号处理芯片DSP的电路板202分别为C6711DSK或C6701EVM。
实施例4
重复实施例1，有以下不同点：将图2所示的自适应信号处理模块601，置于所述的由带数字信号处理芯片DSP的电路板202所运行的信号流程611中运行。
实施例5～6
重复实施例1，有以下不同点：存储装置分别为移动硬盘或MP3播放器。
Claims (10)
1、一种基于ARM和USB储存装置的无线通信仿真装置，包括一个信号产生装置和一个信号接收处理装置；信号接收处理装置包括一台计算机、一块带数字信号处理芯片DSP的电路板和一块功能模块，计算机通过USB接口与电路板的JTAG接口串联连接，其特征在于：所述的功能模块上设置有一个RJ45接口和一块含有低压差分信号技术LVDS接口的芯片；功能模块中还设置有一块现场可编程门阵列FPGA芯片，5V外接稳压电源接口，信号处理电源电路，FPGA配置电路，信号处理复位电路，晶振器电路和状态指示电路；所述的FPGA芯片通过I/O接口与DSP芯片的EMIF接口电气连接，5V外接稳压电源接口与信号处理电源电路的输入端电气连接，信号处理电源电路与功能模块上所有芯片的电源接口电气连接，FPGA配置电路与FPGA芯片的配置接口电气连接，信号处理复位电路与FPGA芯片的I/O接口电气连接，晶振器电路与FPGA芯片的全局时钟接口串联连接，状态指示电路与FPGA芯片的I/O接口电气连接；所述的LVDS接口芯片的输入端与RJ45接口连接，其输出端与FPGA芯片的I/O接口电气连接；
所述的信号产生装置包括一个用于储存计算机产生的信号源数据的USB存储装置，一个USB接口，一块ARM芯片，5V外接稳压电源接口，电源状态指示电路，信号产生电源电路，JTAG配置调试电路，信号产生复位电路，时钟电路，SDRAM储存电路，缓冲电路，一块FLASH芯片，一个RJ45接口和一块LVDS接口的芯片；所述的USB接口的输入端与USB存储装置直接相连，其输出端与ARM芯片的USB接口电气连接；所述的5V外接稳压电源接口与信号产生电源电路的输入端、USB接口的5V电源接口电气连接，信号产生电源电路的输出端与信号产生装置上所有芯片的电源接口电气连接；所述的ARM芯片通过其数据/地址I/O接口同时和SDRAM储存电路与缓冲电路电气连接，缓冲电路与FLASH芯片电气连接；所述的JTAG配置调试电路与ARM芯片的ARM配置接口电气连接，信号产生复位电路与ARM芯片的复位接口电气连接，时钟电路与ARM芯片的时钟接口电气连接，电源状态指示电路与信号产生电源电路的电源接口电气连接；所述的LVDS接口芯片的输入端与ARM芯片的SPI接口电气连接，其输出端与RJ45接口连接；
所述的信号产生装置和信号接收处理装置通过各自的RJ45接口相互串联连接。
2、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的ARM芯片选自美国ATMEL公司的AT91RM9200芯片。
3、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的信号产生电源电路由TPS767D318芯片和外围器件组成，将5V外接稳压电源接口输入的5V电压转变为3.3V和1.8V，电流输出能力为1A；所述的信号处理电源电路由TPS767D301芯片和外围器件组成，将5V外接稳压电源接口输入的5V电压转变为3.3V和1.5V，电流输出能力为1A。
4、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的信号产生复位电路由ADM706芯片、开关按钮和电阻组成，为ARM芯片提供复位信号、低压检测和看门狗的功能，当电路出错时使电路恢复到正常状态；所述的信号处理复位电路由MAX 706S芯片、开关按钮和电阻组成，为FPGA芯片提供复位信号、低压检测和看门狗的功能，当电路出错时使电路恢复到正常状态。
5、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的时钟电路由多个电阻、电容和晶振器构成，为整个电路提供稳定的时钟信号，驱动整个电路按时序工作。
6、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的FLASH芯片选用AM29LV320芯片，保存压缩后的嵌入式操作系统，供所述的ARM芯片调用。
7、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的SDRAM储存电路由两片MT48LC8M16A2芯片构成，为ARM芯片的嵌入式操作系统提供存储空间和数据临时存放空间，同时将要发送的仿真数据按设定的帧结构存储起来；所述的缓冲电路由三片缓冲器74LVTH16245芯片构成，为所述的FLASH芯片与ARM芯片提供数据双向缓冲。
8、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的LVDS接口芯片，在信号产生装置部分采用SN65LVDT41芯片，在信号接收处理装置部分采用SN65LVDT14芯片。
9、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的FPGA芯片选自美国XILINX公司的XC2V500芯片。
10、根据权利要求1所述的无线通信仿真装置，其特征在于：所述的带数字信号处理芯片DSP的电路板选自C6416DSK、C6711DSK或者C6701EVM中的一种。
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