CN1859048B - 支路再定时系统 - Google Patents
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Abstract
本发明涉及一种支路再定时系统，其包括锁相环、定时提取装置、缓冲存储器、频率测量器和读时钟选择器，该定时提取装置用于对输入的支路E1信号进行处理，并从中提取写时钟信号，通过写时钟将支路E1信号中的数据写入该缓冲存储器中；该锁相环用于锁定一个外基准源，该锁相环的输出时钟供该读时钟选择器选择；该频率测量器用来测试该缓冲存储器的写时钟和读时钟的相对频率，测试出相对频偏；该读时钟选择器的输入为该锁相环的输出时钟和定时提取装置的写时钟，根据该相对频偏选择其中的一个输入作为其输出，其输出的时钟作为该缓冲存储器的读时钟。本发明的支路再定时系统可有效地预防发生缓冲存储器发生漏读或重读现象。
Description
技术领域
本发明涉及同步数字体系(Synchronous Digital Hierarchy，SDH)，尤其涉及一种支路再定时系统。
背景技术
在SDH传输网的终端，由于地理位置、传输设备等原因导致SDH的支路输出的E1信号带有很大的相位噪声；而业务设备也没有其他合适的渠道能够获得时钟同步信息，最终导致通信的异常，主要表现在以下两个方面。
一：业务设备获取定时基准的主要途径就是从带业务的2Mbit/s电路中提取同步时钟，而定时基准中一定会有或大或小的漂动等相位噪声，且业务设备会对输入的相位噪声进行放大后输出，同时业务设备也会产生额外的漂动相位噪声叠加在输出上，因此定时基准在一个定时链上经过几级传递后，质量必然会降级。
二：SDH传输网的缺点之一是SDH的PDH(Plesiochronous Digital Hierarchy，准同步数字体系)支路输出信号不能作为定时基准。当PDH支路输出信号异步映射入VC-n时将有码速调整，传输过程中将有指针调整，这些将会导致PDH支路输出信号有较大的抖动和漂移，所以从该PDH支路输出信号中恢复的定时信号质量很差，不能用来作为定时基准。
从上述两个方面可以看出需要在支路输出加再定时功能，然而，传统的SDH不具备再定时功能，所以在实现再定时功能时需要添加再定时系统。再定时系统实现的再定时的可靠性决定了支路业务的可靠性。
请参阅图1，是现有的支路再定时系统结构示意图，现有的支路再定时系统包括定时提取装置、缓冲存储器和锁相环，该定时提取装置从支路E1信号中提取时钟，并通过写时钟将支路E1信号中的数据写入缓冲存储器中；另外支路再定时系统还通过锁相环锁定外接参考时钟生成再定时所需的读时钟；最后用读时钟将缓冲存储器中的数据读出，这样输出的支路E1信号就承载有性能良好的定时基准，同时不改变支路信号中的业务数据。
然而，由于定时提取装置从支路E1信号中提取的时钟和再定时系统的参考时钟可能存在较大的频率偏差时，会导致缓冲存储器发生漏读或重读现象，从而影响业务设备的数据的正常接收，进而会影响业务设备的正常运行。
发明内容
本发明所要解决的技术问题在于提供一种可有效地预防发生缓冲存储器发生漏读或重读现象的支路再定时系统。
为解决上述技术问题，本发明所采用的技术方案是：提供一种支路再定时系统，其包括锁相环、定时提取装置和缓冲存储器，其还包括频率测量器和读时钟选择器，其中，该定时提取装置用于对输入的支路E1信号进行处理，并从中提取写时钟信号，并通过写时钟将支路E1信号中的数据写入该缓冲存储器中；该锁相环用于锁定一个外基准源，该锁相环的输出时钟供该读时钟选择器选择；该频率测量器用来测试该缓冲存储器的写时钟和该锁相环的输出时钟之间的相对频率，测试出相对频偏；该读时钟选择器的输入为该锁相环的输出时钟和定时提取装置的写时钟，根据该相对频偏选择其中的一个输入作为其输出，其输出的时钟作为该缓冲存储器的读时钟；当该相对频偏小于预设值时，该读时钟选择器选择该锁相环的输出时钟作为输出，当该相对频偏超过该预设值时，该读时钟选择器选择该定时提取装置的写时钟作为输出。
上述技术方案的进一步改进在于：该支路再定时系统还包括模式选择器，输入的支路E1信号和从缓冲存储器读出的信号作为该模式选择器的输入。
该模式选择器包括单刀双掷电磁继电器和逻辑器件，该逻辑器件控制单刀双掷电磁继电器，当再定时系统断电时，单刀双掷电磁继电器处于直通状态，输入的支路E1信号可直接输出，当再定时系统上电后，逻辑器件控制单刀双掷电磁继电器的开关掷向以决定采用直通模式还是再定时模式。
本发明的有益效果是：由于本发明的支路再定时系统采用了频率测量器和读时钟选择器，因此可实时监测支路信号的时钟和再定时时钟的频偏，通过切换再定时缓冲区的读时钟，可有效地预防发生缓冲存储器发生漏读或重读现象，从而提高支路再定时安全性；另外，由于本发明采用了模式选择器，因此即使再定时系统断电后，再定时系统也能将输入的业务信号直通到输出端口，从而保证支路业务的不受影响。
附图说明
图1是现有的支路再定时系统结构示意图。
图2是本发明的支路再定时系统结构示意图。
图3是图2所示的支路再定时系统的模式选择器结构示意图。
具体实施方式
请参阅图2，本发明的支路再定时系统包括模式选择器、锁相环、定时提取装置、频率测量器、读时钟选择器和缓冲存储器。
输入的支路E1信号和从缓冲存储器读出的信号作为模式选择器的输入，请参阅图3，模式选择器主要包括相连接的单刀双掷电磁继电器和逻辑器件，该逻辑器件可为EPLD(Electrically Programmable Logic Device，电可编程逻辑器件)、FPGA或其他电路，该逻辑器件控制继电器的管脚2，当再定时系统断电时，继电器中的铁心没有电流通过，继电器的管脚4和管脚5处于直通状态，输入的支路E1信号(SDH_IN)可直接输出(RT_OUT)，当再定时系统上电后，逻辑器件可通过继电器的管脚2来控制继电器的开关掷向；继电器的掷向决定采用直通模式还是再定时模式。
定时提取装置用于对输入的支路E1信号进行处理，并从中提取写时钟信号，并通过写时钟将支路E1信号中的数据写入缓冲存储器中。
锁相环用于锁定一个外基准源，同时滤除外基准源上漂动、抖动，当外基准源丢失时，锁相环可具备维持良好输出的能力，锁相环的输出时钟供读时钟选择器选择。
频率测量器采用逻辑器件实现，其用来测试缓冲存储器的写时钟和读时钟的相对频率，测试出的相对频偏，是读时钟选择器选择合适的读时钟的主要依据。该频率测量器为高频计数模块，其将从输入的支路E1信号中提取的写时钟作为闸门信号，而将采用锁相环输出的高频脉冲作为填充脉冲，设标准信号的计数值为N，频率为f0，周期为T0，则该频率测量器的频率测量值为f0＝1/NT0。
读时钟选择器采用逻辑器件实现，采用二选一电路，该逻辑器件可为EPLD、FPGA(Field Programmable Gate Array，现场可编程门阵列)或其他电路，其输入为锁相环的输出时钟和定时提取装置的写时钟，根据相对频偏选择其中的一个输入作为其输出，其输出的时钟作为缓冲存储器的读时钟。
本发明支路再定时系统工作原理如下：
当再定时系统掉电时，单刀双掷继电器没有供电，其默认处于直通状态，支路E1输入信号没有经过任何处理而直接输出，处于直通模式，这样确保了再定时系统断电时输入业务的安全。
当再定时系统上电后，模式选择器先不进行模式的切换还处于直通模式状态；此时缓冲存储器的读时钟默认为定时提取装置从支路上提取的写时钟，频率测量器对定时提取装置从支路上提取的写时钟和经锁相环锁相后的输出时钟进行频偏测量，当两者的频偏小于规定值(用户可以预先设置，通常是设置成用户可以接受的滑码字数时的频偏)时，读时钟选择控制器就选择锁相后的输出时钟作为读时钟，模式选择器先进行模式的切换，采用缓冲存储器的读出的信号作为输出，随后读时钟选择器将读时钟由定时提取装置从支路上提取的写时钟切换到锁相后的输出时钟。这样输入的信号就进行了再定时处理，处于再定时模式。
在再定时模式下，通过频率测量器实时地监测读时钟(即锁相后的输出时钟)和写时钟(即由定时提取装置从支路上提取的写时钟)的相对频偏，当两者的频偏超过规定值时，读时钟选择器就采用由定时提取装置从支路上提取的写时钟作为读时钟，从而使写时钟和读时钟之间没有频偏。这样可以防止缓冲存储器发生漏读或重读现象。
另外，本发明的支路再定时系统也可没有模式选择器，其他连接关系不变，则该支路再定时系统的工作原理如下：该定时提取装置从支路E1信号中提取时钟，并通过写时钟将支路E1信号中的数据写入缓冲存储器中；频率测量器对定时提取装置从支路上提取的写时钟和经锁相环锁相后的输出时钟进行频偏测量，当两者的频偏小于规定值(用户可以预先设置，通常是设置成用户可以接受的滑码字数时的频偏)时，读时钟选择控制器就选择锁相后的输出时钟作为读时钟，通过频率测量器实时地监测读时钟(即锁相后的输出时钟)和写时钟(即由定时提取装置从支路上提取的写时钟)的相对频偏，当两者的频偏超过规定值时，读时钟选择器就采用由定时提取装置从支路上提取的写时钟作为读时钟，从而使写时钟和读时钟之间没有频偏。这样可以防止缓冲存储器发生漏读或重读现象。
Claims (8)
1.一种支路再定时系统，其包括锁相环、定时提取装置和缓冲存储器，其特征在于：其还包括频率测量器和读时钟选择器，其中，
该定时提取装置用于对输入的支路E1信号进行处理，从中提取写时钟信号，并通过写时钟将支路E1信号中的数据写入该缓冲存储器中；
该锁相环用于锁定一个外基准源，该锁相环的输出时钟供该读时钟选择器选择；
该频率测量器用来测试该缓冲存储器的写时钟和该锁相环的输出时钟之间的相对频率，测试出相对频偏；
该读时钟选择器的输入为该锁相环的输出时钟和定时提取装置的写时钟，根据该相对频偏选择其中的一个输入作为其输出，其输出的时钟作为该缓冲存储器的读时钟；当该相对频偏小于预设值时，该读时钟选择器选择该锁相环的输出时钟作为输出，当该相对频偏超过该预设值时，该读时钟选择器选择该定时提取装置的写时钟作为输出。
2.如权利要求1所述的支路再定时系统，其特征在于：该支路再定时系统还包括模式选择器，输入的支路E1信号和从缓冲存储器读出的信号作为该模式选择器的输入。
3.如权利要求2所述的支路再定时系统，其特征在于：该模式选择器包括单刀双掷电磁继电器和逻辑器件，该逻辑器件控制单刀双掷电磁继电器，当再定时系统断电时，单刀双掷电磁继电器处于直通状态，输入的支路E1信号可直接输出，当再定时系统上电后，逻辑器件控制单刀双掷电磁继电器的开关掷向以决定采用直通模式还是再定时模式。
4.如权利要求3所述的支路再定时系统，其特征在于：该逻辑器件可为电可编程逻辑器件EPLD或现场可编程门阵列FPGA。
5.如权利要求1所述的支路再定时系统，其特征在于：该频率测量器采用逻辑器件实现。
6.如权利要求1所述的支路再定时系统，其特征在于：该读时钟选择器采用二选一电路。
7.如权利要求1所述的支路再定时系统，其特征在于：该读时钟选择器采用逻辑器件实现。
8.如权利要求7所述的支路再定时系统，其特征在于：该逻辑器件可为EPLD或FPGA。
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