CN1858725A - 中断控制器、中断信号预处理电路及其中断控制方法 - Google Patents

Abstract

本发明涉及一种在符合高级配置与电源接口(ACPI)电源管理标准的计算机系统的中断控制器、以及用于该中断控制器的中断信号预处理电路及其中断控制方法，其能够在符合高级配置与电源接口电源管理标准的计算机系统正常工作时节省功耗。根据本发明的一个方面，提供一种计算机系统的中断控制方法，包括步骤：当判断系统中存在中断输入信号时，使能中断控制过程中的选通时钟信号，对中断输入信号进行适当的处理，并将处理过的中断输入信号引入到高级可编程中断控制器进行正常的中断处理；当中断处理结束时，将选通时钟信号拉低到低电平。

Description

中断控制器、中断信号预处理电路及其中断控制方法

技术领域

本发明一般涉及计算机系统中的中断控制机制，更具体地，涉及一种在符合高级配置与电源接口(ACPI)电源管理标准的计算机系统的中断控制器、以及用于该中断控制器的中断信号预处理电路及其中断控制方法，其能够在符合高级配置与电源接口电源管理标准的计算机系统正常工作时节省功耗。

背景技术

计算机系统是现代信息社会最重要的硬件基础设施之一。除了对效能的追求之外，现代化的计算机系统还要讲究耗能的降低，尤其是笔记本电脑，减少耗能即可延长每次充电后电池之使用时间。故现代的计算机厂商也将减少耗能视为计算机系统研发的重点之一。

ACPI是英特尔、微软和东芝共同开发的一种电源管理标准，意图是让系统来全面控制电源管理，它对外设的能源消耗进行按需分配，可使系统更加省电。

作为BIOS与操作系统间桥梁的ACPI设定了针对不同对象的多种不同程度的节能状态，如针对全局系统的GX状态、针对全局睡眠状态G1的睡眠状态SX、针对在G0状态下处理器的功耗和性能状态CX、以及针对设备的节能状态的DX状态。其中X为数字0，1，2，3等，代表不同程度的节能状态，当X为0时，指正常工作状态。

其中S0状态是计算机系统分派以及执行用户代码(应用程序)线程的一种计算机状态。在S0状态中，外部设备的功耗状态常常变化。在S0状态中，系统实时响应外部事件或内部事件的中断。

当计算机系统工作在S0状态时，系统中的中断控制器处于监视中断发生和处理中断的工作状态，因而中断控制器的选通时钟信号一直存在。并且中断控制器能够忽略中断信号中的毛刺等噪声，识别真正的中断信号，并且能够识别是电平触发中断还是边沿触发中断，当中断处理结束时，自动清除中断。(以上内容可参阅高级配置与电源接口技术规范)

但是，当计算机系统工作在S0状态时，中断发生并非经常，由此，中断控制器必须处于监视中断发生的工作状态，而此时，中断控制器的选通时钟信号需要同时存在以便能及时检测到中断并进行处理，否则将无法监视到中断的发生。这样的做法虽然能达到随时监视的效果，但也会耗费多余的电能。

发明内容

有鉴于此，本发明的目的在于提供一种中断控制电路，其能够在系统正常工作无中断发生时，关闭中断控制器的选通时钟信号，并且在发生中断时，能够恢复选通时钟信号，唤醒中断控制器的中断处理。

根据本发明的一个方面，提供一种用于计算机系统的中断控制器，包括n个中断信号预处理电路，接收n个中断输入信号以及相应的中断电平有效选择确定信号，输出n个第一输出信号以及n个第二输出信号；或运算器，将n个第二输出信号进行或运算处理；时钟模块，接收计算机系统芯片组的锁相模块产生的时钟信号，产生选通时钟信号；APIC模块，具有n个中断入口，接收相应的n个第一输出信号，接收时钟模块产生的选通时钟信号，将或运算器的输出连接到APIC模块的选通时钟信号输入端。其中，当存在中断输入信号时，或运算器的输出为高电平，APIC模块的选通时钟信号输入端接收正常的选通时钟信号，进行中断处理；当不存在任何中断输入信号时，或运算器的输出为低电平，APIC模块的选通时钟信号输入端接收的选通时钟信号被拉低到低电平。

根据本发明的一个方面，提供一种用于计算机系统的中断过程中的中断信号预处理电路，即用于上述中断控制器中的中断信号预处理电路，包括：第一反相器，将中断输入信号反相；第一多路器，接收中断输入信号以及经第一反相器反相的中断输入信号；第一锁存器，锁存第一多路器的输出；寄存器，在选通时钟的控制下，存储第一锁存器的输出；第二反相器，将寄存器的输出反相；第二多路器，接收寄存器输出信号以及第二反相器的输出信号，其输出信号作为中断信号预处理电路的第一输出信号；第二锁存器，其信号输入端和时钟输入端分别连接到寄存器的输出端；第一或门，将第一多路器的输出与寄存器的输出进行或处理，第一或门的输出连接到第一锁存器的时钟输入端；第二或门，将第一锁存器的输出与第二锁存器的输出进行或处理，第二或门的输出信号作为中断信号预处理电路的第二输出信号。其中，第一锁存器的复位端以及寄存器的复位端连接到系统总线的复位信号上，第二锁存器的复位端连接一脉冲复位信号，其中，当存在中断输入信号时，第二输出信号随着中断输入信号的有效而变为高电平，使能选通时钟信号；当脉冲复位信号复位第二锁存器后，第二输出信号变为低电平，将选通时钟信号拉到低电平。

根据本发明的一个方面，提供一种计算机系统的中断控制方法，包括步骤：当判断出系统中存在中断输入信号时，使能中断控制过程中的选通时钟信号，对中断输入信号进行适当的处理，并将处理过的中断输入信号引入到高级可编程中断控制器进行正常的中断处理；当中断处理结束时，将选通时钟信号拉低到低电平。

附图说明

通过下面结合示例性地示出一例的附图进行的描述，本发明的上述和其他目的和特点将会变得更加清楚，其中：

图1是根据本发明一个实施例的用于计算机系统的中断控制器的示意图；

图2是根据本发明一个实施例的用于计算机系统的中断信号预处理电路的示意图；

图3A-3C是图2中的中断信号预处理电路的时序图；以及

图4是根据本发明一个实施例的用于计算机系统的中断控制方法的流程图。

具体实施方式

以下，参照附图来详细说明本发明的实施例。

图1是根据本发明一个实施例的用于计算机系统的中断控制器的示意图。

计算机系统中的常规的中断控制器一般设置在芯片组的南桥芯片上或者设置在南北桥一体的单个芯片上。因此，本发明的中断信号预处理电路既可以应用于传统的南桥芯片上，也可以应用于传统的南北桥一体的芯片上。

如图1所示，根据本发明的中断控制器1包括CLK模块410，高级可编程中断控制器APIC(Advanced Programmable Interrupt Controller)模块420(通常APIC模块420具有24个中断入口)，以及分别在APIC模块420的每一个中断入口处串联的中断信号预处理电路430_1……430_24。

计算机系统中的北桥芯片(针对南北桥一体芯片)或南桥芯片自身中的PLL(锁相)模块产生时钟信号CLK给南桥芯片的CLK模块410，CLK模块410产生合适的选通时钟信号I4给APIC模块420和中断信号预处理电路430_1……430_24，外部或内部中断输入信号分别输入到中断信号预处理电路430_1……430_24的输入端I1_1……I1_24，表明外部或内部中断输入信号I1_1……I1_24分别为高电平有效还是低电平有效的输入信号分别输入到中断信号预处理电路430_1……430_24的输入端I2_1……I2_24。中断信号预处理电路430_1……430_24的输入端I3_1……I3_24分别输入到各中断信号预处理电路的内部锁存器，分别是在APIC中断处理完成、状态清零后产生的一个至少长于1个时钟周期的脉冲信号，常态为低电平，仅在复位其内部锁存器的时候才为高电平的脉冲信号。中断信号预处理电路430_1……430_24的输入端I4_1……I4_24是APIC的选通时钟信号，I5_1……I5_24是PCIRST信号，在整个系统加电时进行复位动作。中断信号预处理电路430_1……430_24的输出O1_1……O1_24分别连接到APIC的中断信号输入端，中断信号预处理电路430_1……430_24的输出O2_1……O2_24进行或运算之后连接到CLK模块410，以便控制选通时钟信号的正常工作或被拉低到低电平，从而产生合适的选通时钟信号I4给APIC模块420和中断信号预处理电路430_1……430_24。

在系统正常工作的情况下，只有当中断控制器1所有的中断信号输入端均没有中断信号输入时，选通时钟信号才会被拉低到低电平，从而节省电能。

图1中的中断控制器1所采用的中断信号预处理电路430_1……430_24，其中每一个中断信号预处理电路的内部电路如图2所示，在图2中，中断信号预处理电路2包括反相器10、90，多路器20、50，缓冲器70、110，或门80、100，锁存器30、60，寄存器40。

信号I1是计算机系统内部或外部产生的中断输入信号，可以是电平(高电平或低电平)触发中断或者是边沿触发中断。信号I1输入到多路器20的一个输入端，信号I1经过反相器20反相后输入到多路器的另一个输入端。信号I2是指示中断输入高电平有效或低电平有效的中断电平有效选择确定信号，输入到多路器20、50的选择控制端。当信号I2为高电平时，表明中断输入信号高电平有效，多路器20选择信号I1作为输出，多路器50选择寄存器40的输出作为中断信号预处理电路2的输出信号O1；当信号I2为低电平时，表明中断输入信号低电平有效，多路器20选择反相后的信号I1作为输出，多路器50选择经反相器90反相后的寄存器40的输出作为中断信号预处理电路1的输出信号O1。输出信号O1是经过中断信号预处理电路2之后将进入计算机系统的高级可编程中断控制器(APIC)的中断输入信号，可以是电平(高电平或低电平)触发中断或者是边沿触发中断。

多路器20的输出经过缓冲器70输入到锁存器30的输入端。同时，多路器20的输出还连接到或门80的一个输入端，或门80的另一个输入来自寄存器40的输出端，或门80的输出连接到锁存器30的时钟输入端。锁存器30的输出端连接到寄存器40的输入端，寄存器40的输出端连接到多路器50的一个输入端，寄存器40的输出经反相器90反相后输入到多路器50的另一个输入端。

寄存器40的输出经过缓冲器110输入到锁存器60的输入端。同时，寄存器40的输出还连接到锁存器60的时钟输入端，锁存器60的输出连接到或门100的一个输入端，锁存器30的输出端还连接到或门100的另一个输入端，或门100的输出作为中断信号预处理电路2的输出信号O2，输出信号O2是在系统正常工作时的APIC的选通时钟使能信号，当信号O2为高电平时，选通时钟信号正常工作，当信号O2为低电平时，选通时钟信号被拉低到低电平，从而在系统正常工作无中断输入的情况下，没有选通时钟信号输出，以达到节能的目的。

中断信号预处理电路2还有三个输入信号I3、I4和I5。信号I3输入到锁存器60的复位端，是在APIC中断处理完成、状态清零后产生的一个至少长于1个时钟周期的脉冲信号，常态为低电平，仅在复位锁存器60的时候才为高电平的脉冲信号。

信号I4是APIC的选通时钟信号，输入到寄存器40的时钟输入端。

信号I5是PCIRST信号，输入到锁存器30和寄存器40的复位端，在整个系统加电时进行复位动作。

图3是图2中的中断信号预处理电路2的工作时序图。下面结合图3的时序图来说明中断信号预处理电路2的工作过程。其中图3A是中断输入信号高电平有效的情况；图3B是中断输入信号低电平有效的情况；图3C是伪中断输入信号的情况，即中断输入信号为毛刺等噪声信号的情况。

在图3A中，中断输入信号I1是高电平有效的中断触发信号，信号I2因此为高电平信号。I1的初始状态为低电平，多路器20选择I1为输出信号。在信号I5的复位作用下，锁存器30、寄存器40的初始输出为低电平，多路器50选择寄存器40的输出作为中断信号预处理电路的输出O1，信号O1为低电平。在信号I3的复位作用下，锁存器60的初始输出为低电平，则输出O2为低电平，则此时没有选通时钟信号输出，信号I4被拉低到低电平。

当I1从低电平变为高电平时，多路器20的输出变为高电平，则或门80的输出变为高电平，锁存器30的时钟信号有效，从而锁存器30的输入为缓冲器70输出的高电平，锁存器30的输出变为高电平，则或门100的输出变为高电平，从而输出O2变为高电平，使得选通时钟信号I4正常工作，进而寄存器40的输出变为高电平，多路器50的输出变为高电平，输出O1变为高电平，锁存器60的输出变为高电平，进入正常的中断处理。

当中断结束时，I1从高电平变为低电平时，多路器20的输出变为低电平，此时由于寄存器40的输出仍保持为高电平，所以或门80的输出仍为高电平，锁存器30的时钟信号有效，从而锁存器30的输出为缓冲器70输出的低电平，锁存器30的输出变为低电平，则寄存器40的输出变为低电平，多路器50的输出变为低电平，信号O1变为低电平，同时或门80的输出变为低电平，使得锁存器30的时钟信号无效，锁存器30的输出锁存在低电平，同时锁存器60的输出锁存在高电平，则或门100的输出仍为高电平，选通时钟信号I4仍然正常工作，直到中断处理结束后出现的信号I3将锁存器60复位后，或门100的输出变为低电平，选通时钟信号I4才被拉到低电平。

在图3B中，中断输入信号I1是低电平有效的中断触发信号，信号I2因此为低电平信号。I1的初始状态为高电平，多路器20选择反相器10的输出为输出信号。在信号I5的复位作用下，锁存器30、寄存器40的初始输出为低电平，多路器50选择反相器90的输出作为中断信号预处理电路的输出O1，信号O1为高电平。在信号I3的复位作用下，锁存器60的初始输出为低电平，则输出O2为低电平，则此时没有选通时钟信号输出，信号I4被拉低到低电平。

当I1从高电平变为低电平时，多路器20的输出变为高电平，则或门80的输出变为高电平，锁存器30的时钟信号有效，从而锁存器30的输入为缓冲器70输出的高电平，锁存器30的输出变为高电平，则或门100的输出变为高电平，从而输出O2变为高电平，使得选通时钟信号I4正常工作，进而寄存器40的输出变为高电平，多路器50的输出变为低电平，输出O1变为低电平，锁存器60的输出变为高电平，进入正常的中断处理。

当中断结束时，I1从低电平变为高电平时，多路器20的输出变为低电平，此时由于寄存器40的输出仍保持为高电平，所以或门80的输出仍为高电平，锁存器30的时钟信号有效，从而锁存器30的输出为缓冲器70输出的低电平，锁存器30的输出变为低电平，则寄存器40的输出变为低电平，多路器50的输出变为高电平，信号O1变为高电平，同时或门80的输出变为低电平，使得锁存器30的时钟信号无效，锁存器30的输出锁存在低电平，同时锁存器60的输出锁存在高电平，则或门100的输出仍为高电平，选通时钟信号I4仍然正常工作，直到中断处理结束后出现的信号I3将锁存器60复位后，或门100的输出变为低电平，选通时钟信号I4才被拉到低电平。

从图3A和3B的波形图中可以看出，输出信号O1是比I1滞后1个时钟周期的原样重复的信号，并且选通时钟信号I4正常工作的时间周期比输出信号O1的存在周期长，因此，当将输出信号O1连接到APIC的中断信号输入端时的中断处理情况与直接将信号I1连接到APIC的中断信号输入端时的传统中断处理情况是一样的。也就是说，图2中的中断信号预处理电路除了产生在没有中断输入的情况下使选通时钟信号I4拉低，从而达到省电的技术效果之外，对系统的中断处理没有任何影响。

在图3C中，中断输入信号I1是伪中断输入信号的情况，即中断输入信号为毛刺等噪声信号的情况。根据上面图3A和3B的分析可知，无论信号I2为高电平还是为低电平，输出信号O1均是比I1滞后1个时钟周期的原样重复信号，对于APIC的中断机制来说，当中断输入信号I1是伪中断输入信号时，中断信号预处理电路2的输出信号O1不会引起系统中断的产生。并且在信号I3的复位下，仍然会将选通时钟信号拉低。

此外，尽管在此没有给出中断输入信号边沿(上升沿或下降沿)触发中断的情况，但本领域普通技术人员显然可以理解，上述中断信号预处理电路2同样可以适用于边沿触发中断的情况。并且能够达到同样的技术效果，即除了产生在没有中断输入的情况下使选通时钟信号I4拉低，从而达到省电的技术效果之外，对系统的中断处理没有任何影响。

图4是根据本发明一个实施例的用于计算机系统的中断控制方法的流程图。

首先，在步骤S10判断有无中断输入信号，其中中断输入信号包括外部中断信号和内部中断信号。若在步骤S10判断没有中断输入信号，则重复进行步骤S10。若在步骤S10判断有中断输入信号，则进行到步骤S20。

在步骤S20，使能中断控制过程中的选通时钟信号。接着在步骤S30，对中断输入信号进行适当的处理，如延迟、有效电平选择处理等，并将处理过的中断输入信号引入到高级可编程中断控制器(APIC)进行正常的中断处理。中断处理一般包括忽略中断信号中的毛刺等噪声，识别真正的中断信号，并且能够识别是电平触发中断还是边沿触发中断，根据中断信号进行相关处理，当中断处理结束时，自动清除中断。

接着进行步骤S40，在步骤S40，判断中断处理是否结束。如果中断处理没有结束，则重复进行步骤S40。如果中断处理结束，则进行步骤S50。

在步骤S50，将选通时钟信号拉低到低电平，然后返回到步骤S10。

根据本发明实施例的中断控制方法，在系统正常工作的情况下，只有当没有任何中断信号输入时，才将选通时钟信号拉低到低电平，从而节省电能。

本发明虽以优选实施例披露如上，然其并非用以限定本发明的范围，本领域的技术人员在不脱离本发明的精神和范围的前提下，可做各种的更动与润饰，因此本发明的保护范围以本发明的权利要求为准。

Claims (15)

1.一种用于计算机系统的中断控制器，包括：

n个中断信号预处理电路，接收n个中断输入信号以及相应的中断电平有效选择确定信号，输出n个第一输出信号以及n个第二输出信号；

或运算器，将n个第二输出信号进行或运算处理；

时钟模块，接收计算机系统芯片组的锁相模块产生的时钟信号，产生选通时钟信号；

APIC模块，具有n个中断入口，接收相应的n个第一输出信号，接收时钟模块产生的选通时钟信号，将或运算器的输出连接到APIC模块的选通时钟信号输入端，

其中每一个中断信号预处理电路包括：

第一反相器，将中断输入信号反相；

第一多路器，接收中断输入信号以及经第一反相器反相的中断输入信号；

第一锁存器，锁存第一多路器的输出；

寄存器，在选通时钟的控制下，存储第一锁存器的输出；

第二反相器，将寄存器的输出反相；

第二多路器，接收寄存器输出信号以及第二反相器的输出信号，其输出信号作为中断信号预处理电路的第一输出信号；

第二锁存器，其信号输入端和时钟输入端分别连接到寄存器的输出端；

第一或门，将第一多路器的输出与寄存器的输出进行或处理，第一或门的输出连接到第一锁存器的时钟输入端；

第二或门，将第一锁存器的输出与第二锁存器的输出进行或处理，第二或门的输出信号作为中断信号预处理电路的第二输出信号；

其中，第一锁存器的复位端以及寄存器的复位端连接到系统总线的复位信号上，第二锁存器的复位端连接一脉冲复位信号，

其中，当存在中断输入信号时，或运算器的输出为高电平，APIC模块的选通时钟信号输入端接收正常的选通时钟信号，进行中断处理；当不存在任何中断输入信号时，或运算器的输出为低电平，APIC模块的选通时钟信号输入端接收的选通时钟信号被拉低到低电平。

2.如权利要求1所述的中断控制器，其中的每一个中断信号预处理电路还包括第一缓冲器和第二缓冲器，分别用于缓冲第一多路器的输出和寄存器的输出；其中第一锁存器在其时钟输入端的信号控制下锁存第一缓冲器的输出；第二锁存器在其时钟输入端的信号控制下锁存第二缓冲器的输出。

3.如权利要求1所述的中断控制器，其中计算机系统工作在S0状态。

4.如权利要求1所述的中断控制器，其中该第一多路器是根据中断电平有效选择确定信号选择输出所接收的中断输入信号或反相的中断输入信号；该第二多路器是根据中断电平有效选择确定信号选择输出寄存器输出信号或第二反相器的输出信号。

5.如权利要求1所述的中断控制器，其中该第一锁存器是在其时钟输入端的信号控制下锁存第一多路器的输出。

6.如权利要求4所述的中断控制器，其中对于每一个中断信号预处理电路，当中断电平有效选择确定信号为高电平有效选择确定信号时，第一多路器选择输出所接收的中断输入信号，第二多路器选择输出寄存器输出信号。

7.如权利要求4所述的中断控制器，其中对于每一个中断信号预处理电路，当中断电平有效选择确定信号为低电平有效选择确定信号时，第一多路器选择输出经第一反相器反相的中断输入信号，第二多路器选择输出第二反相器的输出信号。

8.一种用于计算机系统的中断信号预处理电路，包括：

第一反相器，将中断输入信号反相；

第一多路器，接收中断输入信号以及经第一反相器反相的中断输入信号；

第一锁存器，锁存第一多路器的输出；

寄存器，在选通时钟的控制下，存储第一锁存器的输出；

第二反相器，将寄存器的输出反相；

第二多路器，接收寄存器输出信号以及第二反相器的输出信号，其输出信号作为中断信号预处理电路的第一输出信号；

第二锁存器，其信号输入端和时钟输入端分别连接到寄存器的输出端；

第一或门，将第一多路器的输出与寄存器的输出进行或处理，第一或门的输出连接到第一锁存器的时钟输入端；

第二或门，将第一锁存器的输出与第二锁存器的输出进行或处理，第二或门的输出信号作为中断信号预处理电路的第二输出信号；

其中，第一锁存器的复位端以及寄存器的复位端连接到系统总线的复位信号上，第二锁存器的复位端连接一脉冲复位信号，

其中，当存在中断输入信号时，第二输出信号随着中断输入信号的有效而变为高电平，使能选通时钟信号；当脉冲复位信号复位第二锁存器后，第二输出信号变为低电平，将选通时钟信号拉到低电平。

9.如权利要求8所述的中断信号预处理电路，还包括第一缓冲器和第二缓冲器，分别用于缓冲第一多路器的输出和寄存器的输出；其中第一锁存器在其时钟输入端的信号控制下锁存第一缓冲器的输出，第二锁存器在其时钟输入端的信号控制下锁存第二缓冲器的输出。

10.如权利要求8所述的中断信号预处理电路，其中该第一多路器是根据中断电平有效选择确定信号选择输出所接收的中断输入信号或反相的中断输入信号；该第二多路器是根据中断电平有效选择确定信号选择输出寄存器输出信号或第二反相器的输出信号。

11.如权利要求10所述的中断信号预处理电路，其中中断电平有效选择确定信号为高电平有效选择确定信号，则第一多路器选择输出所接收的中断输入信号，第二多路器选择输出寄存器输出信号。

12.如权利要求10所述的中断信号预处理电路，其中中断电平有效选择确定信号为低电平有效选择确定信号，则第一多路器选择输出经第一反相器反相的中断输入信号，第二多路器选择输出第二反相器的输出信号。

13.如权利要求8所述的中断信号预处理电路，其中该第一锁存器是在其时钟输入端的信号控制下锁存第一多路器的输出。

14.一种计算机系统的中断控制方法，包括步骤：

当判断出系统中存在中断输入信号时，使能中断控制过程中的选通时钟信号，对中断输入信号进行适当的处理，并将处理过的中断输入信号引入到高级可编程中断控制器进行正常的中断处理；

当中断处理结束时，将选通时钟信号拉低到低电平。

15.如权利要求14所述的中断控制方法，其中计算机系统工作在S0状态。

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