CN1848042B - 芯片启动控制电路，存储器控制电路和数据处理系统 - Google Patents

芯片启动控制电路，存储器控制电路和数据处理系统 Download PDF

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Abstract

芯片启动控制电路，存储器控制电路和数据处理系统提供一种不降低系统性能而能实现低功耗化的CE控制电路。它是生成控制存储器状态的CE信号，并在存储器处于可工作状态时使CE信号有效(L电平)，当处于功耗低的低功耗状态时使CE信号无效(H电平)的CE控制电路(9)，在CE信号有效的期间内不接收启动请求信号S-REQ的情况下，将CE信号有效的期间延长到根据从启动请求信号S-REQ到RE信号的间隔决定的期望值EV所对应的期间，即大于等于CE信号保持时间的期间，经过该延长的期间后使CE信号无效，在CE信号有效的期间内接收启动请求信号S-REQ的情况下，一直有效地维持CE信号。

Description

芯片启动控制电路,存储器控制电路和数据处理系统
技术领域
本发明涉及在装有超高速缓冲存储器的中央运算装置(CPU)和存储器的系统中，控制存储器芯片启动(CE)信号的芯片启动控制电路、装有此芯片启动控制电路的存储器控制电路、和装有此存储器控制电路的数据处理系统。
背景技术
作为装有超高速缓冲存储器的CPU和闪存的系统，例如已在特开平8-76875号公报(专利文献1)中公开。
图11是表示装有CPU1、超高速缓存控制器2、超高速缓冲存储器3、闪存控制器4a和闪存5的现有系统结构的框图。在此系统中，CPU1通过超高速缓存控制器2获取来自超高速缓冲存储器3的代码数据或来自公共总线的代码数据，执行按照所取入的代码数据进行的运算等。在CPU1从公用存储器读出代码时，超高速缓存控制器2生成表示闪存5的地址的信号HADDR1、表示地址的有效/无效的信号HTRANSI、以及表示传输次数的信号HBURSTI，并输出到公共总线(地址侧)。
图12是表示现有的闪存控制器4a的构成框图。闪存控制器4a具有地址译码器电路6、地址/允许读出(RE)生成电路7、数据输出电路8。地址译码器电路6接收公共总线(地址侧)的信号HADDRI、HTRANSI、HBURSTI和HREADYI(表示上个周期的传输结束)，输出启动请求信号S_REQ和地址ADDR，地址/RE生成电路7接收启动请求信号S_REQ和地址ADDR，向闪存5输出允许读出信号(RE信号)和地址信号Flash(A)，将输出请求信号O_REQ输出到数据输出电路8。在图12中，闪存5的CE信号输入端子T(CE)连接到L电平(GND)，闪存5处于可工作状态(激活状态)。从地址/RE生成电路7输出的输出请求信号O_REQ和从闪存5输出的数据Flash(D)输入到数据输出电路8。数据输出电路8将信号HRDATAI输出到公共总线(数据侧)，将信号HREADYO输出到公共总线(地址侧)。
图13是上述现有系统的高速缓存未命中(cache miss hit)时的工作波形图(设CE信号保持有效(L电平)的情况，即不进行CE控制的情况)。在图13中，CPUCLK表示CPU1的工作时钟，HCLK表示CPU1所生成的时钟，MEMCLK表示闪存5的工作时钟，Flash0(D)和Flash1(D)表示从闪存5输出的数据。由CPU1输出地址IA时(时间t131)，超高速缓存控制器2将信号HADDRI、HTRANSI和HBURSTI输出到公共总线(地址侧)(时间t132)。信号HADDRI、HTRANSI、HBURSTI和HREADYI如果是向闪存5进行存取，则闪存控制器4a的地址译码器电路6就与时钟HCLK同步，使用信号HADDRI、HTRANSI、HBURSTI和HREADYI生成启动请求信号S_REQ，保持作为闪存5的地址值的HADDRI。地址/RE生成电路7接收启动请求信号S_REQ和已保持的地址值HADDRI，生成地址Flash(A)和RE信号(时间t133、t134)。闪存5与时钟MEMCLK同步，输出对于地址Flash(A)的数据Flash(D)(时间t135)，数据输出电路8等待由地址/RE生成电路7生成的输出请求(图12的O_REQ)，并向公共总线输出该数据HRDATAI(时间t136)。向公共总线输出的数据HRDATAI通过超高速缓存控制器2作为数据ID向CPU1输入(时间t137)。
[专利文献1]特开平8-76875号公报
然而，在图12所示的现有的闪存控制器4a中，因为不进行CE控制(即，因为闪存5的CE端子T(CE)被连接到GND)，即使在不使用闪存5的数据的期间，即高速缓存命中时，闪存5也被激活，存在导致功耗增加的问题。
在图12所示的现有的闪存控制器中应用了已有的CE控制时，由于高速缓存未命中时的周期增加，存在使系统性能显著降低的问题。以下对此问题进行说明。
图14是用以说明系统性能降低的图，是应用了已有的CE控制(将图12的CE信号控制在L电平(有效)或H电平(无效))的现有系统的高速缓存未命中时的工作波形图。如图14所示，在闪存的CE信号是H电平(低功耗模式)时，一旦由CPU1输出地址IA(a0)(时间t141)时，超高速缓存控制器2就输出信号HADDRI(a0)等(时间t142)，闪存控制器使CE信号变为L电平(有效)(时间t143)，将地址Flash(A)供给闪存(时间t144)，将RE信号设定为L电平(可读取)(时间t145)。但是，使输入到超高速缓冲存储器5的CE信号变为L电平(时间t143)之后，为了能使用闪存5，必须等待经过闪存5的CE设置时间。因而，如已有的CE控制所示，每当高速缓存命中时，闪存控制器便将闪存5设定为低功耗模式(CE信号为H电平)的情况，每当高速缓存未命中发生，需要等待经过闪存5的设置时间，导致系统性能降低。
发明内容
因此，本发明就是为了解决上述这种现有技术课题而研发的，其目的在于提供一种不降低系统性能就能实现低功耗的芯片启动控制电路、存储器控制电路和数据处理电路。
本发明的芯片启动控制电路具有：芯片启动信号生成装置，生成控制存储器状态的芯片启动信号，在上述存储器处于可工作状态时，使上述芯片启动信号有效，在使上述存储器从可工作状态变成功耗低的低功耗状态时，使上述芯片启动信号无效；和基准值生成装置，输出对应于允许上述存储器连续处于可工作状态期间的基准值，其特征在于，上述芯片启动信号生成装置在芯片启动信号为有效的期间内不接收上述存储器的启动请求信号时，将芯片启动信号为有效的期间延长到与上述基准值对应的期间，即大于等于上述存储器的芯片启动信号保持时间的期间，在经过上述被延长的期间后，使上述芯片启动信号变成无效。
本发明的存储器控制电路的特征在于，具有：上述的芯片启动控制电路；接收存储器存取信号，根据该已接收的存储器存取信号，生成上述启动请求信号的地址译码电路；和根据上述启动请求信号生成上述允许读出信号的允许读出生成电路。
本发明的数据处理系统的特征在于，具有：中央运算装置；超高速缓冲存储器；控制上述超高速缓冲存储器工作的超高速缓存控制器；存储器；和根据来自上述高速缓存控制器的指令控制上述存储器工作的上述存储器控制电路。
在本发明中，芯片启动控制电路在芯片启动信号为有效的期间内不接收存储器的启动请求信号的情况下，将芯片启动信号有效的期间延长到与允许存储器可工作状态连续的期间对应的基准值所对应的期间，即大于等于存储器的芯片启动信号保持时间的期间，在经过该被延长的期间后，使芯片启动信号变为无效。通过这样的控制，因为存储器不必是低功耗状态，故获得能够避免系统性能降低的效果。通过进行使芯片启动信号无效的控制，从而获得能实现低功耗的效果。
附图说明
图1是概要地表示本发明的数据处理系统的构成框图。
图2是概要地表示作为本发明第1实施例的存储器控制电路的闪存控制器的构成框图。
图3是概要地表示第1实施例的CE控制电路的构成框图。
图4是概要地表示第1实施例的期望值决定电路的构成框图。
图5是表示从计时器输出的定时值和期望值的表格的图。
图6是第1实施例的工作波形图。
图7是第1实施例的工作波形图。
图8是概要地表示第2实施例的CE控制电路的构成框图。
图9是表示实施程序的周期分布例的曲线图。
图10是第2实施例的工作波形图。
图11是概要地表示现有系统的构成框图。
图12是概要地表示现有的闪存控制器的构成框图。
图13是高速缓存未命中时(无CE控制)的工作波形图。
图14是高速缓存未命中时(有CE控制)的工作波形图。
具体实施方式
<实施例1>
图1是表示应用本发明第1实施例的CE控制电路的数据处理系统的构成框图。如图1所示，此系统装有：CPU1；超高速缓存控制器2；超高速缓冲存储器3；闪存控制器4；和闪存5。CPU1通过超高速缓存控制器2取入来自超高速缓冲存储器3的代码数据或者来自公共总线的代码数据，执行按照取入的代码数据进行的运算等。CPU1从公用存储器(是与公共总线连接的存储器，包括闪存5)读出代码时，超高速缓存控制器2生成表示闪存5的地址的信号HADDRI、表示地址的有效/无效的信号HTRANSI、以及表示传输次数的信号HBURSTI，并输出到公共总线(地址侧)。
图2是表示图1所示的闪存控制器4的构成框图。如图2所示，闪存控制器4具有地址译码电路6、地址/允许读出(RE)生成电路7、数据输出电路8、和CE控制电路9。地址译码电路6接收公共总线(地址侧)的信号HADDRI、HTRANSI、HBURSTI和表示上个周期传输结束的信号HREADYI，并将启动请求信号S_REQ输出到地址/RE生成电路7和CE控制电路9，将地址ADDR输出到地址/RE生成电路7。地址/RE生成电路7从地址译码电路6接收启动请求信号S_REQ和地址ADDR，从CE控制电路9接收等待信号WAIT，并将允许读出信号(RE信号)和地址信号Flash(A)输出到闪存5，将输出请求信号O_REQ输出到数据输出电路8。从地址/RE生成电路7输出的输出请求信号O_REQ和从闪存5输出的数据Flash(D)输入到数据输出电路8。数据输出电路8将信号HRDATAI输出到公共总线(数据侧)，将信号HREADYO输出到公共总线(地址侧)。
图3是表示图2所示CE控制电路9的构成框图。如图3所示，CE控制电路9具有：输出计数值COUNT的计数器10；输出期望值EV的期望值寄存器11；生成期望值EV的期望值决定电路12；将用以使RE信号有效的信号，即等待信号WAIT输出到地址/RE生成电路7的等待生成电路13；和基于计数值COUNT和期望值EV的电平(有效或无效)而输出CE信号的符合判定电路14。
图4是表示图3所示的期望值决定电路12的构成框图。如图4所示，期望值决定电路12具有：检测RE信号的上升沿并输出RE上升沿检测信号(脉冲信号)RE_DET的RE上升沿检测电路15；通过输入RE上升沿检测信号RE_DET使定时值TIMER复原，通过输入启动请求信号S_REQ来停止工作的计时器16；以及保持定时值TIMER与期望值EV的关系的表保持部17。
图5是表示图4所示的表保持部17保持的表格之一例的图。表保持部17具有与定时值TIMER相对应的期望值EV的数据，向期望值寄存器11输出与定时值TIMER相对应的值。例如，如图6所示，定时值TIMER比较小的情况(即，所谓定时值TIMER小就是指频繁接收闪存5的启动请求信号S_REQ，是高速缓存未命中连续的情况)，表保持部17输出最小周期(这里是“17”)。在图5中，E1、E2、E3是允许闪存5为可工作状态连续的期间所对应的基准值。E1、E2、E3满足E1＜E2＜E3，例如设定为E1是“17”，E2是“26”，E3是“30”。
下面，说明第1实施例的CE控制电路9、闪存控制器4和数据处理系统的工作。图6是第1实施例的工作波形图(其1)，图6举例示出了从上个周期结束到下个周期开始的期间很短的情况。
根据来自CPU1的指令，一旦由超高速缓存控制器2向公共总线(地址侧)输出信号HADDRI、HTRANSI(图6中未示出)、HBURSTI(图6中未示出)、和HREADYI(图6中未示出)(时间t601)，就在闪存控制器4，地址译码电6将启动请求信号S_REQ输出到地址/RE生成电路7和CE控制电路9(时间t601)，将地址ADDR输出到地址/RE生成电路7。
在闪存控制器4中，CE控制电路9接收来自地址译码电路6的启动请求信号S_REQ(H电平)(时间t601)，在CE控制电路9内的计数器10设定初始值。此初始值是随闪存5的状态而不同的状态值，在闪存5为低功耗模式时(即CE信号为H电平(无效)时)，例如设定为“0”，在闪存5为工作模式时(即CE信号为L电平(有效)时)，例如设定“2”。在图6的例中，设定“2”作为计数器10的初始值(时间t602、t607)。
在图6的例中，对CE控制电路9内的期望值寄存器11设定与从期望值决定电路12内的计时器16输出的定时值TIMER相对应的值(时间t602)。与该定时值TIMER对应的值作为允许闪存5连续处于工作状态的时间所对应的值，是在表保持部17(图5)中被选定的值(期望值EV)。在时间t601接收了启动请求信号S_REQ(H电平)时的定时值TIMER由于是“6”，故按图5的表格设定E1(在图6中是“17”)作为期望值EV。
一旦对期望值寄存器11设定期望值EV(时间t602)，由于期望值EV(在图6中是“17”)与计数值COUNT(图6中为“2”)不符合，符合判定电路14就输出L电平(有效)作为CE信号(时间t602)。而在图6的例中，即使在时间t602以前，因为CE信号也是L电平，所以在时间t602，CE信号维持L电平不变。
对时钟HCLK的每个上升沿，计数器10的计数值COUNT每次加1。例如，计数器10的计数值COUNT一旦大于等于“3”(“3”是规定的设定值)(时间t603)，就解除等待信号WAIT(示于图2和图3)，地址/RE生成电路7启动，RE信号变为L电平(允许读出)(时间t604)。
在CE控制电路9中，计数器10的计数值COUNT与从期望值寄存器11输出的期望值EV符合时，符合判定电路14就输出H电平(无效)作为CE信号，计数器10停止工作。此状态例如表示在下述图7的时间t701以后，计数值COUNT为“18”，与期望值EV符合，表示计数器停止工作的情形。
在CE控制电路9中，计数器10在工作过程中接收到来自地址译码电路6的启动请求S_REQ时，进行计数器10的计数值COUNT与从期望值寄存器11输出的期望值EV的设定(时间t602、t607)。在图6的例子中，因为CE信号是L电平，所以计数值CORUT的初始值为“2”，期望值EV设定为“17”。在图6中虽未示出，但在CE信号为H电平时接收到启动请求S_REQ时，计数值COUNT的初始值是“0”(示于下述图7的时间t702)。
已启动的地址/RE生成电路7输出与已保持的信号HADDRI对应的存储地址(Flash(A))，使RE信号变为L电平(时间t604)。在该4时钟后(1次的传输结束后)，使RE信号变为H电平(不允许读出)(时间t605)。
闪存5内部流水线化(pipe-line)，为了使其初始化、读出BIAS初始化，相对于读出周期，需要设置时钟MEMCLK的2个时钟部分、以及为了保持数据而需要时钟MEMCLK的1个时钟部分的保持时间。用闪存5接收来自CE控制电路9的CE信号，在每个时钟MEMCLK的上升沿对其进行初始化、进行读出BIAS初始化。然后，在时钟MEMCLK的上升沿接收来自地址/RE生成电路7的存储器地址、RE信号，在接收到存储器地址的时钟MEMCLK的1个时钟后，输出与该地址对应的数据Flash(D)。
数据输出电路8保持闪存5的输出数据Flash(D)，输出按照总线的定时规定而保持的数据HRDATAI、HREADYO。
RE信号一旦上升，CE控制电路9内的期望值决定电路12就用RE上升沿检测电路15生成单触发脉冲(RE上升沿检测信号)RE_DET，使期望值决定电路12内的计时器16复位。然后，到启动请求信号S_REQ上升之前，在每个时钟HCLK的上升沿，计时器16递增计数定时值TIMER，在启动请求信号S_REQ上升时，停止递增计数工作。期望值决定电路12根据计时器16停止递增计数工作时的定时值TIMER来输出期望值EV。符合判定电路14按照期望值EV(即，从RE信号上升时刻起到接收到启动请求信号S_REQ时刻为止的期间所对应的值)，控制CE信号为有效(L电平)的期间。在图6的例中，在CE信号有效的期间内接收启动请求信号S_REQ(图6的时间t601、t606)，在接收启动请求信号S_REQ时，将计数值COUNT设为初始值，CE信号始终维持有效。
图7是第1实施例的工作波形图(其2)。图7举例示出从上个周期结束到下个周期开始的期间很长的情况。如图7所示，定时值较大时(高速缓存命中连续后的存取，或者执行周期很长的代码的情况)，表保持部17输出最大周期(这里为“30”)。在图7的例中，在时间t701，CE信号变成H电平(无效)，因为闪存5变成低功耗模式，所以CE设置时间部分的周期增加。为了补偿增加的周期部分，由期望值决定电路12内的表保持部17选择最大值(这里为“30”)，并作为期望值EV输出(时间t701)。符合判定电路14按照期望值EV(即，与从RE信号上升时刻到接收到启动请求信号S_REQ时刻的期间所对应的值)，控制CE信号有效(L电平)的期间。在图7的例中，在CE信号为L电平(有效)的期间内不接收启动请求信号S_REQ，使芯片启动信号有效的期间是与期望值EV对应的期间，并将其延长到大于等于闪存5所固有的CE信号保持时间(CPUCLK为4个时钟)的期间(到图7的时间t701为止的期间)，在经过该被延长的期间后，使CE信号变为H电平(无效)(图7的时间t701)。
如上所述，在第1实施例中，CE控制电路9测定从上个周期的存储器存取结束到本周期启动的时间(在图6中是时间tA6～tB6，但计时器测量从时间t608算起的时间。)，该时间很短时判定为是高速缓存未命中正在连续，使期望值EV减少(例如，在图6的t602中将期望值EV设定为“17”)。另一方面，CE控制电路9在从上个周期的存储器存取结束到本周期启动的时间(在图7中是时间tA7～tB7，但计时器测量从时间t703算起的时间)很长时，判定为是高速缓存未命中开始时(即高速缓存命中连续着，然后产生高速缓存未命中时)，并使期望值EV变大，(例如在图7的t702中将期望值EV设定为“30”)。这样，高速缓存未命中开始时使期望值EV变大，由于使CE信号无效(H电平)的时刻延迟，故如现有的CE控制那样，能减少CE信号变成无效(图14的时间t146)的频度，由于能节约设置CE所需要的时间，故能避免CPU1的性能下降。具体地，在图14(现有)的情况下，从上个周期的存储器存取结束(时间tA14)到本周期启动(时间tB14)的时间是16个CPU时钟周期，但在图6(第1实施例)的情况下，从上个周期的存储器存取结束(时间tA6)到本周期启动(时间tB6)的时间为12个CPU时钟周期，能避免CPU性能降低。在第1实施例，由于执行CE信号的控制，故与不执行CE控制的现有情况(图13)相比，能获得降低功耗的效果。
<第2实施例>
图8是表示第2实施例的CE控制电路9a的构成框图。在图8中，对与图3的结构相同的结构标注相同的符号。图8的CE控制电路9a具有固定值设定电路18以代替图3的期望值寄存器11和期望值决定电路12这一点与图3的CE控制电路9不同。
固定值设定电路18输出的固定值FV根据数据处理系统(图1)执行的程序的周期分布来决定。图9表示通过对周期分布进行模拟运算得到的结果的曲线图。在图9中，横轴表示1次数据传输只需要多少个时钟的周期数，纵轴表示需要各个周期数的传输发生次数。图9的曲线只不过是一个例子，纵向虚线的直线相当于固定值FV。在图9的直线FV右侧的区域中，由于进行CE信号无效的控制，因此，虽然系统性能降低，但增强了降低功耗的效果。而在图9的直线FV左侧的区域中，由于进行CE信号不成为无效的控制，故虽然系统性能提高了，但不能实现功耗降低。因而，固定值FV的值可以考虑所要求的系统性能和所要求的功耗降低这两方面来决定。
图10是第2实施例的工作波形图。用CE控制电路9a接收来自地址译码电路6的启动请求信号S_REQ，设定计数值COUNT(时间t1001)。固定值FV和计数值COUNT由于不相符合，故借助于符合判定电路14，CE信号输出L电平(有效)(在图10中继续维持L电平)。
在时钟HCLK的每个上升沿，计数值COUNT每次加1，计数值COUNT一旦大于等于3，就解除等待信号WAIT(时间t1002)，地址/RE生成电路7启动，使RE信号成为L电平(允许读出)(时间t1002)。计数值COUNT与固定值FV符合时，借助于符合判定电路14，CE信号成为H电平(无效)，计数器10停止工作(图10中未示出)。
如上所述，如按照第2实施例，根据使用CE信号为L电平期间的宽度之程序周期分布来求出，并且仅在周期数大于等于规定电平(固定值FV)时才使CE信号变为H电平，从而无需降低CPU性能而抑制功耗可以采用更小规模的电路来实现，同时在电路低功耗化、降低成本方面也有效果。
在第2实施例中，除上述以外的各点都与实施例1相同。
<变形例>
在第1实施例中，表保持部17根据一次测量定时值TIMER来决定期望值EV，但二次或者二次以上测量定时值TIMER，并将多次测量结果进行加减运算等，可根据多次测量结果学习期望值EV，并根据该期望值进行CE控制。
在第2实施例，作为输入到符合判定电路14的判定基准值，虽然对不仅使用基准值EV也使用固定值FV的情况进行了说明，但通过使用寄存器也能够对输入到符合判定电路14的判定基准值进行手动调整或软件设定(即自动调整)。

Claims (7)

1.一种芯片启动控制电路，其特征在于，具有，
基准值生成装置，具有：检测允许读出信号的上升沿并输出允许读出上升沿检测信号RE_DET的允许读出上升沿检测电路；通过输入允许读出上升沿检测信号RE_DET使定时值TIMER复原，通过输入启动请求信号S_REQ来停止工作的计时器；以及保持定时值TIMER与期望值EV的关系的表保持部，并且，该基准值生成装置输出与允许存储器持续为可工作状态的期间相对应的基准值；以及
芯片启动信号生成装置，基于计数器的计数值和所述基准值对芯片启动信号进行输出，包括：计数器，在接收了存储器的启动请求信号时复位计数值；符合判定电路，在所述计数器的计数值与所述基准值符合时使芯片启动信号无效，
所述芯片启动信号生成装置，在芯片启动信号有效的期间内，当不接收所述存储器的启动请求信号时，将芯片启动信号有效的期间延长到与所述基准值对应的期间，即大于等于所述存储器的芯片启动信号保持时间的期间，并且在经过所述被延长的期间后，使所述芯片启动信号无效，在所述芯片启动信号有效的期间内接收所述启动请求信号时，一直有效地维持所述芯片启动信号。
2.按照权利要求1所述的芯片启动控制电路，其特征在于，
所述基准值生成装置接收所述存储器的启动请求信号和允许读出信号，
所述基准值根据从所述已接收的启动请求信号到所述已接收的允许读出信号的间隔来决定。
3.按照权利要求1或2的任一项所述的芯片启动控制电路，其特征在于，
所述基准值生成装置将所述基准值设为预先设定的值。
4.按照权利要求3所述的芯片启动控制电路，其特征在于，
所述基准值生成装置具有能调整所述基准值的装置。
5.按照权利要求3所述的芯片启动控制电路，其特征在于，
所述基准值生成装置具有：根据预先取得的向所述存储器的存取周期分布数据来调整所述基准值的装置。
6.一种存储器控制电路，其特征在于，具有：
权利要求1～5的任一项所述的芯片启动控制电路；
接收存储器存取信号，根据该接收到的存储器存取信号生成所述启动请求信号的地址译码电路；
根据所述启动请求信号生成所述允许读出信号的允许读出生成电路；以及
数据输出电路，输入有来自允许读出生成电路的输出请求信号O_REQ和来自闪存的数据，并且，将信号HRDATAI输出到数据侧公共总线，将信号HREADYO输出到地址侧公共总线。
7.一种数据处理系统，其特征在于，具有：
中央运算装置；
超高速缓冲存储器；
控制所述超高速缓冲存储器工作的超高速缓存控制器；
存储器；
根据来自所述超高速缓冲存储器控制器的指令，控制所述存储器工作的权利要求6所述的存储器控制电路。
CN2006100089805A 2005-04-14 2006-01-28 芯片启动控制电路，存储器控制电路和数据处理系统 Expired - Fee Related CN1848042B (zh)

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