CN1833289A - 用于连接一个或多个存储器芯片的集线器模块 - Google Patents

用于连接一个或多个存储器芯片的集线器模块 Download PDF

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Abstract

本发明涉及用于经由各自的存储器芯片接口连接一个或多个存储器芯片的集线器模块，其具有用于将集线器模块连接到地址总线的地址输入端并具有用于连接到另一条地址总线的地址输出端，具有地址解码器单元，以便使用被施加到地址输入端的地址来寻址所连接的存储器芯片之一或者将所施加的地址施加到地址输出端，以错误识别单元为特征，以便使用所提供的校验数据来检测一个或多个存储器芯片的存储区中的错误。

Description

用于连接一个或多个存储器芯片的集线器模块
本发明涉及用于连接存储器系统中的一个或多个存储器芯片的集线器模块。
存储器芯片常用于个人计算机中，以便存储用于在个人计算机中进行处理的数据。通常将存储器芯片组合以形成存储器模块，以便增加存储容量。为了使用多个存储器模块的存储容量，通常设置地址和数据总线，该地址和数据总线具有并联连接到其上的存储器模块，也就是将每个存储器模块连接到共同的地址和数据总线上。由于存储器模块上的地址和数据总线的相关输入的线路容量和输入容量以及分支点上的信号反射，用于传输地址数据和有效数据的最大时钟频率受到了限制。
特别是当使用双数据率(DDR)工艺时，经由地址和数据总线传输数据的频率是非常高的。对于将来的DDR-III或其它的高性能接口工艺，因此不在共同的地址和数据总线上运行存储器模块是适当的。
一种可能的可替换的地址和数据总线概念包括在个人计算机中的存储控制器和存储器芯片之间设置“集线器模块”，使用该集线器模块来激励一个或多个存储器芯片。集线器模块被连接到存储控制器，该存储控制器控制数据的存储和检索。集线器模块有针对地址和地数据总线的输入端，以便接收地址数据和有效数据并将任何有效数据传输给存储控制器。集线器模块也具有被用来输出地址和有效数据的输出端。针对地址和有效数据的输出端可被连接到另一个下游集线器模块的输入端，存储器芯片依次被连接到该另一个下游集线器模块上。
集线器模块有一地址解码器单元，该地址解码器单元接收所施加的地址，并根据该地址或者寻址所连接的存储器芯片之一或者将所施加的地址施加到地址输出端，以致可以将该地址转发给下一个集线器模块。
由于生产工艺，存储器芯片不能无错地生产。出现的错误可在几个步骤中修复，既可在前端修复步骤中又可能在后端修复步骤中修复。然而，以这种方式修复的存储器芯片可能有另外的错误，有时甚至仅在特定的情形下(例如在运行期间芯片老化)有另外的错误。这些错误可以导致计算机系统不再以稳定的方式运行或者在执行一种软件期间出现错误。
本发明的目的是提供一种集线器模块，该集线器模块在计算机系统中运行期间提供较高水平的可靠性并对已出现的错误提供较大的透明度。
此目的通过基于权利要求1的集线器模块来实现。
在从属权利要求中详细说明本发明的另外有利的改进方案。
本发明提供一种用于通过相应的存储器芯片接口来连接一个或多个存储器芯片的集线器模块。该集线器模块具有用来将集线器模块连接到地址总线的地址输入端和用来连接到另一个地址总线的地址输出端。该集线器模块还具有地址解码器单元，以便使用被施加到地址输入端的地址来寻址所连接的存储器芯片之一或者将所施加的地址施加到地址输出端。集线器模块具有错误识别单元，以便使用所提供的校验数据来检测一个或多个存储器芯片的存储区中的错误。
本发明的集线器模块具有的优势是，该集线器模块具有错误识别单元，该错误识别单元可以检测到在所连接的存储器芯片之一中出现的错误。这个通过错误识别单元可用的校验数据来完成。被识别的错误可被用来告知其中优选地使用集线器模块的计算机系统已出现的错误，或者被用于使用校验数据来修复该错误。为了校验所连接的存储器芯片的存储区的内容，规定，集线器模块具有另一个存储器芯片接口，以便使用该另一个存储器芯片接口来接收校验数据，例如从另一个存储器芯片来接收校验数据。这样，集线器模块很容易支配校验数据。
可以将地址解码器单元设计成存储或读取芯片的所连接的存储区的第一部分存储区中的有效数据和存储或读取第二部分存储区中的校验数据，所述校验数据能被用于使用错误识别单元来校验所连接的存储器芯片的存储区的内容。结果，可能避免设置另外的存储器芯片接口和被连接到其上的另外的存储器芯片，并相反使用所连接的存储器芯片来满足针对校验数据的额外的存储器要求。
也可规定，错误识别单元使用一种错误识别方法、特别是使用奇偶校验方法来校验有效数据的正确存储。
也可规定，错误识别单元具有纠错单元，以便以校验数据为基础来纠正错误的有效数据，特别是使用哈明码(humming code)方法来纠正错误的有效数据。纠错单元允许使用额外提供的校验数据(纠正数据)来纠正在所连接的存储器芯片中出现的错误，以致仍然保证计算机系统的无故障(fault-free)运行。
此外，在集线器模块中设置错误寄存器，以便存储关于已出现的错误数量、已出现的错误类型和/或已出现的错误的地址的错误信息。可以从集线器模块中的错误寄存器中读取错误信息。这允许由集线器模块和存储器芯片组成的存储器模块的用户识别并校验所使用的存储器芯片的质量。
根据本发明的另一个方面，设置了具有集线器模块和具有一个或多个被连接到该集线器模块的存储器芯片的存储器模块。
下面参考附图更详细地解释本发明的优选实施例，其中：
图1示出基于本发明的第一实施例的存储器系统的框图，该存储器系统具有带有本发明的集线器模块的存储器模块；和
图2示出基于第二实施例的存储器系统，该存储器系统具有带有本发明的集线器模块的存储器模块。
图1示出一存储器系统，例如针对计算机系统的存储器系统，特别是DDR存储器系统。该存储器系统有存储控制器1，具有数量为n的地址线的地址总线2被连接到该存储控制器1。地址线被连接到存储器模块3的输入端。存储器模块3有集线器模块4，一个或多个存储器芯片5、例如DRAM存储器芯片被连接到该集线器模块4。所连接的存储器芯片5的数量由要被形成的地址空间来确定。存储器模块3的地址输入端被连接到集线器模块4的地址输入端。集线器模块4有地址输出端，该地址输出端经由存储器模块3的地址输出端被连接到另一个地址总线6。另一个地址总线6被连接到另一个存储器模块的地址输入端。
集线器模块4有一地址解码器单元7，该地址解码器单元7校验存在于地址总线2上的地址，并根据所施加的地址通过相应的存储器芯片接口8来寻址相关的所连接的存储器芯片5，或者将所施加的地址转发给另一个地址总线6。然后，下一个存储器模块的集线器模块中的地址解码器单元从另一个地址总线6中接收地址，并以相同的方式，或者使用该地址来寻址在那所连接的存储器芯片之一或者将该地址经由地址输出端转发给另一个地址总线6。
代替针对每一个所连接的存储器芯片5设置单独的存储器芯片接口8，也可设置共同的存储器芯片接口8，该共同的存储器芯片接口8经由存储器模块之内的地址和数据总线被连接到所有所连接的存储器芯片5。独立的存储器芯片接口8具有能够主要并行地或在集线器模块的控制下以高速寻址存储器芯片5的优势，然而共同设计的存储器芯片接口使得存储器模块3的接线复杂度被减小。
集线器模块4还有错误识别单元9，当数据被存储和/或从所连接的存储器芯片5中读取时，错误识别单元9使用已知的错误识别算法来以所提供的校验数据为基础来校验数据并能够当错误地存储数据时检测到错误。为了在数据项的存储或检索期间报告计算机系统出现错误，可以经由地址总线或经由并联于地址总线运行的数据总线将错误发送给存储控制器。
校验数据可以通过另一个存储器芯片10来提供，例如该另一个存储器芯片10同样被设置在存储器模块3上。
图2示出本发明的另一个实施例。相同的参考符号对应具有同样功能的相同元件。
本发明的第二实施例中的存储器模块3有集线器模块20，该集线器模块20具有地址解码器单元7和存储器芯片接口8，以便连接存储器芯片5。地址解码器单元7实际上将存储器芯片划分成存储区的第一部分21和存储区的第二部分22。存储区的第一部分存储有效数据、也就是程序数据和计算机系统可用的其它数据。存储区的第二部分存储校验数据，这些数据是检验有效数据无错误所需要的。第一部分和第二部分的大小由集线器模块3来确定。存储区的两个部分的大小也可以根据需求、即取决于所提供的校验数据是简单的错误识别数据还是纠错数据变化地调整。
通过存储器芯片接口8，错误识别单元9可支配有效数据和校验数据。这可以并行或串行顺序(时间复用)来完成。当有效数据和校验数据串行读取时，空闲时期可被用来传输校验数据。错误识别单元9也可以包含纠错单元，该纠错单元能够使用校验数据来修复错误的有效数据并经由相关的数据总线将所修复的数据输出给存储控制器1。
此外，设置错误寄存器23，该错误寄存器23能够存储关于一个或多个已出现的错误的信息，诸如已出现的错误的数量、已出现的错误的类型和/或已出现的错误的地址。这个信息可以使用地址总线2上或者命令或数据总线(未示出)上的适当的命令命令从有疑问的存储器模块中来检索。
错误识别单元9和纠错单元24的设置允许在传统的存储器系统中通常包括错误识别或纠错单元的存储控制器1可以被更简单地设计，以致存储控制器1可以更高的数据速率运行。尤其是当使用DDR-II或DDR-III存储器芯片时，这可以导致要被传输给存储器模块3和从存储器模块3传输的数据量显著增加。
针对服务器应用，追踪已出现的错误是特别重要的，因为这些应用需要所使用的存储器芯片无误差地运行。如果错误出现，则因此可能的是，在错误可以导致不稳定的系统或软件的错误执行之前替换早期有错误的存储器模块3。
所使用的错误识别方法可以是已经已知的错误识别方法。这样，作为实例，可以使用奇偶校验方法，该方法包括校验数据记录是包含偶数位的置位还是奇数位的置位。当在数据记录中已出现单个位错误时，哈明码方法可被用于纠错。

Claims (7)

1.一种集线器模块(4)，用于经由各自的存储器芯片接口(8)连接一个或多个存储器芯片(5)，
具有用于将集线器模块(4)连接到地址总线(2)的地址输入端并具有用于连接到另一个地址总线(6)的地址输出端，
具有地址解码器单元(7)，以便使用被施加到地址输入端的地址来寻址所连接的存储器芯片(5)之一或将所施加的地址施加到地址输出端，
其特征在于
错误识别单元(9)，以便使用所提供的校验数据来检测一个或多个存储器芯片的存储区中的错误。
2.如权利要求1中所述的集线器模块(4)，其特征在于，为了检测所连接的存储器芯片(5)的存储区的内容，设置另一个存储器芯片接口，以便使用该另一个存储器芯片接口来接收所述校验数据。
3.如权利要求1中所述的集线器模块(4)，其特征在于，地址解码器单元(7)被设计来存储或读取所连接的存储器芯片(5)的存储区的第一部分中的有效数据和存储或读取第二部分中的校验数据，所述校验数据能够被用来使用所述错误识别单元(9)校验所连接的存储器芯片(5)的存储区的内容。
4.如权利要求1至3之一所述的集线器模块(4)，其特征在于，所述错误识别单元(9)使用错误识别方法、特别是使用奇偶校验方法来校验有效数据的正确存储。
5.如权利要求1至4之一所述的集线器模块(4)，其特征在于，所述错误识别单元(9)具有纠错单元(24)，以便以所述校验数据为基础来纠正错误的有效数据，特别是使用哈明码(Humming code)方法来纠正错误的有效数据。
6.如权利要求1至5之一所述的集线器模块(4)，其特征在于，设置错误寄存器(23)，以便存储关于已出现的错误的数量、已出现的错误的类型和/或已出现的错误的地址的错误信息，其中，能够从所述集线器模块(4)中的错误寄存器(20)中读取该错误信息。
7.一种存储器模块(3)，其具有如权利要求1至6之一所述的集线器模块(4)并具有被连接到该集线器模块的一个或多个存储器芯片(5)。
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