CN1825296A - 介接不同宽度总线的接口电路、系统及方法 - Google Patents

Abstract

本发明是揭露在不同宽度总线间传递资料的接口电路与方法。上述接口电路是包含一第一控制逻辑电路用以提供一选择信号至复数个第一分配装置。各该等第一分配装置是分别控制其对应的一字节暂存器和其对应至一第一总线上的一字节位置两者间的通讯。上述接口电路还包含一第二控制逻辑电路用以提供一选择信号至一第二分配装置。此第二分配装置是控制该等字节暂存器与一第二总线间的通讯，其中第二总线相较于第一总线具有一较少字节的宽度。

Description

介接不同宽度总线的接口电路、系统及方法

技术领域

本发明是关于在两个具有不同宽度的总线间传输资料的接口电路与方法，尤其是关于接口电路(例如：先进先出(FIFO)电路)以一具时间效率的方式在两总线间暂时储存及传递资料。

背景技术

处理系统一般是于数个电子组件间传输资料。如众所皆知，数据传输操作通常涉及多个内存组件透过数据总线以互相通讯。然而，资料所传输的接口经常用以连接两宽度不同的一第一总线与一第二总线。在本发明中，一总线的“宽度”是指该总线一时间单位可传输的资料位数。通常，由于一较宽的总线是允许较多资料于一时间单位内传输，因此较宽的总线比一较窄的总线操作较快。

为调节一连接不同宽度的总线的接口上资料的传输，一先进先出(first-in，first-out；其后简称FIFO)内存装置常用于此接口电路系统内。此FIFO内存装置是暂时储存来自较宽的总线的资料，然后以与较窄的总线相同的慢速提供资料予此较窄的总线。FIFO内存装置一般可依两种不同方式设计。第一种方式，FIFO内存装置可设计成与宽总线同等宽度，使FIFO内存装置可在一时脉周期内接收宽总线上所有资料。然而，此设计所伴随的问题是，当宽总线上的资料仅有一部分是有效时，FIFO电路并无法得知此数据中那些字节是有效的。因此，此类的电路典型需要一额外“有效”位伴随数据传输，用以指示每一字节有效或无效与否。并且，此FIFO电路更需要附加电路系统用以监控有效位而得以决定每一字节有效或无效。

于处理系统中较普遍的方式，FIFO内存装置的第二种设计是提供不同宽度数据总线间的接口电路另一可行的解决方案。在此设计中，资料自宽总线一时间单位传输一字节，并且一时间单位读出一字节到慢(窄)总线。此类系统的主要缺点是，于宽总线端操作的装置将遭遇一瓶颈状态。此连接至宽总线的装置(例如：一处理器、一直接内存存取(DMA)控制器或其它类型的数据传输装置)需持续忙于以慢速提供资料至窄总线，因而整个数据传输过程中皆需保持在忙碌状态。

请参照图1，其为介于不同宽度的总线间一传统接口电路中的一FIFO电路。具体而言，接口电路12是于一处理器数据总线14与一外围总线16间传输资料。一处理器18是可由宽处理器数据总线14高速存取资料。此处理器18包含一内部电路系统20，其亦为接口电路12的一部分。在一写入程序期间，该内部电路系统20由一中间总线22提供资料至FIFO电路10与外围总线16上的一装置(未绘出)通讯，其中中间总线22是具有与窄外围总线16相同的宽度。受限于FIFO电路10与窄外围总线16，处理器18的内部电路系统20仅能以窄总线16的慢速率提供资料给FIFO电路10，因此处理器18持续忙于数据传输而无法执行其它处理任务。就此而言，处理器18的速度由于受限于慢总线16，因此在这段资料转换期间将无法发挥其最大效能。

图1所示的FIFO电路10是包含一内存数组24、一写入计数器26以及一读取计数器28。内存数组24是有一字节的宽度用以一次储存一字节，且可有任何数目的地址深度。内存数组24可视为一FIFO装置，用以储存与此数组地址数量相等的字节资料。然后资料是依相同的顺序读出。

为请求一写入程序，处理器18送出一“资料写入”信号给写入计数器26表示一写入请求。为响应此“资料写入”信号，写入计数器26是增加一内部值，代表一指向内存数组24内其中一地址的指针。写入计数器26依据指针数目所指的内存数组24下一个可存取的内存地址，以指示下一字节将储存于何处。

其后，一连接在外围总线16上的外围装置指示其何时准备好接收储存于内存数组24内的资料。此外围装置送出一“资料读取”信号由读取计数器28所接收。为响应此“资料读取”信号，读取计数器28将另一指针值加一以指向内存数组24内的下一内存地址，用以读取此内存地址的内容。然后内存数组24一次传输一资料字节至外围总线16。

请参照图2，其为使用图1所示的传统接口电路12传输8字节的一范例时序图。例如：在一第一时脉周期，处理器18将一第一字节“字节0”经由其内部电路系统20写入内存数组24；一时脉周期的后，处理器18将一第二字节“字节1”写入内存数组24；依此类推，每一时脉周期写入一字节直到所有字节都写入后完成。内存数组24可一次一个字节，储存任何写入的数据。自资料开始从处理器18读出并写入内存数组24后一段时间，可指示读取记数器28自内存数组24存取资料以写入至外围总线16。从图2的时序图可知处理器18在此8字节的数据传输至内存24的整个过程中持续忙碌。

由于上述先前技术的缺点，众所期望的乃是处理系统的一改良接口电路。例如：于一快速的宽总线与一缓慢的窄总线间的数据传输过程，提供一装置有助于一接口电路使处理器不必受其限制或强制等待。

发明内容

本发明在此揭露接口电路及方法用以在不同宽度的总线间传输资料，其中这些方法可使处理器速度较快。依本发明的一接口电路是包含一第一控制逻辑电路与一第二控制逻辑电路。此第一控制逻辑电路是用以提供一选择信号至复数个分配装置。每一分配装置是控制一个字节暂存器与其在一宽总线上一对应的字节位置间的通讯。此第二控制逻辑电路是用以提供一选择信号至另一分配装置，此另一分配装置是控制该等复数个字节暂存器与一窄总线间的通讯，其中此窄总线相较于宽总线是具有一较少字节的宽度。

详言之，此第一控制逻辑电路是可从一位于该宽总线上的装置接收一第一信号与一第二信号，其中此第一信号是表示一请求信号以存取该等字节暂存器内的资料，此第二信号是表示欲存取资料的字节数量。此第一控制逻辑电路亦可包含一计数器，其中此计数器所增加的数量等于此第二信号所表示的数量。此接口电路更可使此第二控制逻辑电路接收一来自位于此第二总线上一装置的信号，此信号是表示一请求信号以存取在该等字节暂存器内的资料。举例，此第二控制逻辑电路可为一计数器。

上述接口电路还包含一状态检查模块用以接收来自此第一控制逻辑电路的一第一计数值与来自此第二控制逻辑电路的一第二计数值。为响应此第一计数值与此第二计数值，该状态检查模块是各提供一停止信号或一继续信号至此第一控制逻辑电路与此第二控制逻辑电路。

本发明亦揭露用以传输复数个字节的资料的方法，此资料在单一时脉周期内于一第一总线与数个暂存器间传输，其中此暂存器的数目是相对于资料的字节数目；接着传输此复数个字节的资料于该等暂存器与一第二总线间，一时间周期传输一字节。此传输步骤不必依此特定顺序进行，依据两总线中较宽者为读取或写入资料，可逆向实施。

附图说明

为进一步说明本发明的具体技术内容，以下结合实施例及附图详细说明如后，其中：

图1是在不同宽度总线间的一传统接口电路的概略方块图；

图2是图1所示的处理器内含组件的时序图；

图3是在不同宽度总线间的一接口电路的一第一实施例的概略方块图；

图4是一接口电路的一第二实施例的概略方块图；

图5是一接口电路的一第三实施例的概略方块图；

图6是一接口电路的一第四实施例的概略方块图；以及

图7是图3-图6的接口电路的一处理器信号活动的时序图。

具体实施方式

本发明是揭露接口连接(interface)不同宽度的总线的电路，以及在该等总线间进行数据传输的方法，以克服先前技艺的缺失。此改良的接口电路可允许于一宽总线上操作的装置可以此宽总线的速度传输资料，而非一窄总线的速度。在此所描述的范例中，除非另有指明，否则一“宽总线”是为一具有32位或4字节宽度的总线；而一“窄总线”是为一具有8位或1字节宽度的总线。然而，该等指定的宽度是仅用于图解说明的参考，并非于任何方面意欲限制本发明于此观点。反的，该等总线可具有任何适当的宽度，并且较佳的宽度是一字节的倍数。并且，此宽总线与窄总线可为任何类型的信号传输信道或是无线通讯信道用以传送信号、资料或指令等。举一范例，此宽总线可作为一处理器数据总线，此窄总线是可作为一外围总线用与一个或多个外围装置通讯。

本发明的实施例亦可适用于如先进先出(first-in，first-out；其后简称FIFO)装置，此装置所储存的资料是以相同顺序读入与读出。然而，本发明是包含数个独立暂存器，各独立暂存器可储存与读出一字节，以取代先前技术所用的储存维度为一字节宽与一数目的地址深度的内存数组。于后叙述的实施例不仅维持字节数据传输的适当顺序，并可藉由仅将有效字节暂时储存于该等暂存器内简化传输处理。

本发明是包含接口电路的实施例，该等接口电路是允许位于宽总线上的一处理器、一直接内存存取(DMA)控制器或其它适当的数据传输装置，于单一时脉周期内存取(读取或写入)1-4字节的数据。依此方式，处理器或数据传输装置将不需等待一内存数组一次储存或读出一字节。反之，该等实施例的处理器可快速存取资料，而后接续执行其它功能。根据本发明所揭示的接口电路能以快速总线的速度与快速总线传输资料，并且能以慢速总线的速度与慢速总线传输资料。缘是可知相较于先前技术的处理器，本发明中位于快速总线上的处理器具有较少的延迟，此乃因在数据传输过程中处理器的速度是由快速总线的速度所决定而非慢速总线。

本发明所揭示的电路是允许位于一快速总线上的一装置(例如：一处理器)使用一“爆发写入(burst writing)”技术，将资料写入位于一慢速总线上的一装置。另揭示允许一快速总线上的一装置(例如：一处理器)使用一“爆发读取(burst reading)”技术，自慢速总线上的一装置读取资料的电路。运用此类技术的方法亦揭示于本发明中。参照图3与图4，下列叙述一以爆发写入技术操作的接口电路，其中位在一宽数据总线上的一装置将资料写入位在一窄总线上的另一装置。在爆发读取时，位于此慢速总线上的装置是可于数个时脉周期(例如：四个时脉周期)内将资料写入暂存器，然后位于快速总线上的装置可于仅仅单一时脉周期内读取所有的四字节。图5与图6则关于一以爆发读取技术操作的接口电路。

由于仅写入或读取宽总线的一字节毫无效率可言，因此本发明是提供系统及方法使处理器时间的运用更有效率。处理器的有效率使用宽总线是包含在每一时脉周期使用所有可用的宽度。另一宽总线的有效率使用是包含在背对背(back-to-back)时脉周期内使用此总线所有宽度读取或写入，如图7所示。此种使用宽总线所有宽度在背对背时脉周期内读取或写入是称为“爆发读取”或“爆发写入”。从一处理器/DMA的观点，爆发读取或写入的使用(将在下列详细解说)提供一非常有效率填满(filling)或倒空(emptying)字节暂存器的方法。

请参照图3，其为一接口电路30的实施例的概略方块图，此接口电路30是自一宽总线32写入资料至一窄总线34。显而易见地此接口电路30亦可用于自宽总线32上的一装置读取资料至窄总线34上的另一装置。不论是上述那一种情况，资料是从宽总线32传输至窄总线34。

此接口电路30的实施例是包含一写入控制逻辑电路36、数个字节多工器38与字节暂存器40、一暂存多工器42、一读取计数器44以及一状态检查模块46。写入控制逻辑电路36、字节多工器38、暂存多工器42、读取计数器44以及状态检查模块46可配置于硬件及/或软件内。如果配置于硬件内，上述这些组件可包含任何适当的逻辑组件组合以完成本发明所描述的功能。如果配置于软件内，上述这些组件可包含任何适当的指令处理模块或具有指令的程序代码以完成本发明所指定的功能，其中上述的指令处理模块及/或具有指令的程序代码可储存在一计算机或其它可由处理装置读取的媒体上。

写入控制逻辑电路36是包含两输入，其中第一输入是用以接收一“资料写入”信号以表示请求一写入程序；第二输入是用以接收一“资料大小”信号，此“资料大小”信号是表示此写入程序期间有多少字节将被写入。在此实施例中，资料大小信号是为一个二位信号，其二进制值00、01、10或11分别代表一字节、二字节、三字节与四字节的数据大小。若为其它宽总线32大小不同于本实施例中所示的四字节总线32的实施例，其资料大小信号的位数可依所需表示的字节数目，由一个字节至一总线能处理的最大字节数目。

如上所述，宽总线32与窄总线34依特定设计可具有任何数目字节的宽度，但其较佳数目是一字节的倍数。在此范例中，宽总线32具有四字节的宽度，而窄总线34具有一字节的宽度。接口电路30可依据每一总线的字节数目而修改，例如：若宽总线32具有四字节的宽度，接口电路30的较佳设计为包含以四为倍数的数目的字节暂存器40和其对应的字节多工器38。依此方式，宽总线32可于一时序周期写入四字节至一组字节暂存器40。若有八个字节暂存器40，四字节的爆发写入可于每两连续时脉周期执行一次。若有12个字节暂存器40，爆发写入于每三个连续时脉周期执行一次，依此类推。就此点而言，接口电路30的设计是可能依此或其它指定速度的规格而修改。

如另一范例，自一具有三字节宽度的宽总线32传输资料至一具有一字节宽度的总线34。如果一设计规格要求每一次爆发是写入12字节，则设计者可修改接口电路30的设计为包含12个字节暂存器40以符合此规格。此配置将允许接口电路30在四个连续时脉周期内接收所有12字节，其中三个字节暂存器40在一第一时脉信号接收来自此三字节总线的三个字节，下一组的三个字节暂存器40在下一时脉是储存来自此总线的下一组三个字节，依此类推。

虽然接口电路30是可包含任何数量的字节暂存器40，但是电路设计者需考量的另一因素是芯片可用的面积。如果可用面积较少，当然可使用的字节暂存器较少。另一可能修改接口电路30设计的因素是电路的整体大小，特别是使用数量可观的字节暂存器40时。若尺寸较大，控制逻辑电路38与多工器42间的传输路径长度将可能增加，因而导致在控制逻辑电路与对应的多工器间传输的控制信号产生非预期延迟。缘是，设计者宁可尽可能维持相对较小的整体尺寸。

再回到图3，写入控制逻辑电路36是包含一写入计数器48以作为一对应的字节暂存器40的一“指针”。然而，不同于先前技术中是用于指向一内存数组的一地址，写入计数器48基本上指向下一字节可写入的下一可用字节暂存器40。为响应资料写入信号与资料大小信号，写入计数器48是增加一与资料大小相等的数目至一内部值。例如：如果数据大小是三字节(数据大小信号是二进制10)，则计数器增加三。如果“Z地址”字节暂存器40Z是持有最后写入的资料字节，则下一可用字节暂存器40A将接收下一个写入的字节，而字节暂存器40B与40C接收再下两个字节。

写入计数器48其一最大计数相等于字节暂存器40的数量。假设接口电路30具有八个字节暂存器40W、40X、40Y、40Z、40A、40B、40C与40D，当写入计数器48达到指定最后暂存器(例如：40D)的最大计数时，其将于下一计数重设为零，以指向第一暂存器(例如：40W)。依据写入控制逻辑电路36的逻辑运作，数据写入信号与数据大小信号是用以控制字节多工器38，藉此允许在宽总线32上的资料字节加载适当的字节暂存器40内。例如：假设有八个字节暂存器40W、40X、40Y、40Z、40A、40B、40C、40D与八个相对应的字节多工器38W、38X、38Y、38Z、38A、38B、38C、38D，并且假设字节暂存器40已填满至第五暂存器40A，则写入计数器48将含有一值以显示第六暂存器40B将是下一字节所欲写入的暂存器。再者，假设处理器请求写入四个字节(资料写入信号是致能且数据大小信号是二进制11)，则写入控制逻辑电路36致能第六多工器38B以将第一字节“字节0”从宽总线32写入至第六字节暂存器40B；其后依序致能第七多工器38C以将第二字节“字节1”写入至第七字节暂存器40C；致能第八多工器38D以将第三字节“字节2”写入至第八字节暂存器40D；以及致能第一多工器38W以将第四字节“字节3”写入至第一字节暂存器40W。

当资料加载该等字节暂存器40其中至少一个字节暂存器时，窄总线34上的一装置(未绘出)可请求开始从该等字节暂存器40读取资料。读取计数器44是包含指针值用以指向下一个可读取资料的字节暂存器40。读取计数器44送出一指针值的选择信号给暂存器多工器42以选择相对的字节暂存器40。然后暂存器多工器42自所选取的字节暂存器40传输资料字节至窄总线34。此程序在每一写入至窄总线34的动作重复，一次一个字节。

写入控制逻辑电路36与读取控制逻辑电路44两者各包含一最大限制数，而此最大限制数是相等于该等字节暂存器40的数目。当达到此最大限制数时，控制逻辑电路是重设为零以指向第一暂存器。除了此最大限制数之外，写入控制逻辑电路36与读取控制逻辑电路44两者亦各包含一额外的“状态位”，此状态位可为一位，且于达到最大限制数时被触发，或置于指针计数的最高有效位。一“读取计数值”与状态位一起传送至状态检查模块46，此状态检查模块46亦接收“写入计数值”和其状态位。如果写入计数值内所有的位与读取计数值内所有的位相同，则该等状态位可表示下列两种情况其中之一。第一种情况，当该等状态位相同时，则状态检查模块46是可判定读取控制逻辑电路44已经从该等字节暂存器40读取所有的字节，并且是与写入控制逻辑电路36连接。在此情况下，状态检查模块46指示读取控制逻辑电路44停止读取。第二种情况，当该等状态位不同时，则状态检查模块46是可判定写入控制逻辑电路36已经达到超过读取控制逻辑电路44的位置，且未覆盖写入尚未被读取控制逻辑电路44所读取的数据的最远位置。在此情况下，状态检查模块46通知写入控制逻辑电路36不可再写入数据，直到读取控制逻辑电路36能从该等填满的暂存器40读取资料以空出位置供更多数据写入。

一处理器或其它合适的数据传输装置加载字节到宽总线32上，使第一字节是在字节0位置内；第二字节(如果存在)是在字节1位置内；第三字节(如果存在)是在字节2位置内；以及第四字节(如果存在)是在字节3位置内。处理器亦提供资料写入信号与资料大小信号。数据大小信号是表示宽总线32的字节0至字节3中何种为有效有效字节。通常处理器以一预设顺序，从第一字节放在字节0的位置开始将数据置入宽总线32上。如果数据大于一字节宽度，则随后的字节亦将依序放置。对于两字节宽度数据，此数据将被放置在字节0与字节1；三个字节则将被放置在字节0、字节1以及字节2；依此类推。在一后续的写入中，处理器将再次从第一字节放在字节0的位置内开始。然而，在另一实施例中，如果处理器没有依以上所述的预设顺序将资料输出，则接口电路30将包含一外加逻辑电路以确认某特定顺序。

请参照图4，其为自一宽总线52传输资料至一窄总线54的一接口电路50另一较佳实施例。资料的传输是可以是从宽总线52到窄总线54的一爆发写入操作，或是从宽总线52读取资料至窄总线54的一读取操作。在此强调，资料是从宽总线52传输至窄总线54。在本实施例中，接口电路50包含一写入控制逻辑电路56以及复数个数据分配模块58，每一数据分配模块58包含复数个暂存器选择模块60、复数个资料大小选择模块62、复数个与门(AND gate)模块64以及一或门(OR gate)模块66。接口电路50更包含复数个字节暂存器68、一暂存器多工器70以及一读取计数器72。接口电路50包含复数个资料分配模块58对应至每一个字节暂存器68。资料分配模块58是可配置于硬件及/或软件内，用以将宽总线52的有效字节以一预设顺序储存到该等字节暂存器68内。

每一数据分配模块58的暂存器选择模块60是用以判定来自写入控制逻辑电路56的计数值。例如：如果计数值是等于Z，则此“等于Z”的模块是将输出一高准位致能信号至对应的与门模块64。在所示的实施例中，一第一等于Z的模块是用于数据分配模块58Z的第一与门模块64Z，一第二等于Z的模块是用于数据分配模块58A的第二与门模块64A。如果资料分配模块58B与58C亦包含于接口电路50的内，则其暂存器选择模块60的第三与第四位置亦包含等于Z的模块，依此类推。

接着，各数据大小选择模块62依据自数据大小信号得知的资料大小提供输出。如果仅有一字节置于宽总线52上且资料大小为一时，则仅有大于0的模块将提供一高准位致能信号给与门模块64中的第一个与门。如果在宽总线52上是三个有效字节，则大于0、大于1、大于2的模块将致能。在上述的范例中，假设下一可用暂存器是具有“Z地址”的字节暂存器68Z，且假设资料大小是两字节时，则仅有大于0的模块与大于1的模块将致能。在图4所示的第一个数据分配模块58Z中，与门模块64Z的第一个与门自宽总线52提供一第一字节“字节0”的输出至或门模块66Z。这是因为仅有该等于Z模块与大于0模块是此位选择模块58Z中。在图4所示的第二个数据分配模块58A中，由于仅有等于Z的模块与大于1的模块是此与门模块64A上提供致能信号者，因此与门模块64A的第二个与门自宽总线52提供一第二字节“字节1”的输出至或门模块66A。

各字节暂存器68是自宽总线52经由相对的数据分配模块58的或门模块66接收适当的字节。字节暂存器68储存与输出资料至暂存器多工器70，而暂存器多工器70是根据读取计数器72的选择信号获知已读取的资料以选择下一个暂存器。读取计数器72亦包含一逻辑电路用以接收资料读取信号以指示何时资料可读取至窄总线54。

请参照图5，其为于一窄总线76与一宽总线78间的一接口电路74另一较佳实施例。在此范例中，资料是以一爆发读取程序从窄总线76传输至宽总线78。此接口电路74包含一写入计数器80、一暂存器解多工器82、复数个字节暂存器84、复数个总线解多工器86以及一读取控制逻辑电路88。写入计数器80自一个于窄总线76上操作的装置接收一资料写入信号，并且提供一计数信号至暂存器解多工器82，以将资料的字节自窄总线76写入下一个可用的字节暂存器84。当宽总线78上的处理器或其它类型的数据传输装置送出一资料读取信号伴随一数据大小信号至读取控制逻辑电路88时，读取控制逻辑电路88是从适当的字节暂存器84选取最多四个字节(假设宽总线78宽度是四个字节)。读取控制逻辑电路88根据一依资料读取信号与资料大小信号增加的读取计数值(如先前所描述)，提供选择信号给适当的总线解多工器86。这些选择信号是一起送至总线解多工器86，使得所选取的字节可由总线解多工器86置于宽总线78上的适当字节位置，如第一字节放置在字节0的位置、第二字节放置在字节1的位置等方式。处理器接着可在一时脉周期内从宽总线78读取该等字节(一次最多四个)。如果接口电路74具有足够的字节暂存器84(例如：一个四字节总线78则至少八个字节暂存器84)，则处理器可在接续的下一时脉周期由选择适当的总线解多工器86，自字节暂存器84读取一第二组的四字节。

请参照图6，其为用于接口连接(interfacing)一窄总线92与一宽总线94的一接口电路90另一较佳实施例的概略方块图。在本实施例中，资料是从窄总线92传输至宽总线94，其中窄总线92上的一装置将资料写入宽总线94上的一装置；或由宽总线94上的一装置自窄总线92上的一装置读取资料。接口电路90是包含一写入计数器96、一解多工器98、复数个字节暂存器100、复数个数据分配模块102以及一读取控制逻辑电路104。写入计数器96、该等数据分配模块102以及读取控制逻辑电路104可配置于硬件及/或软件内。各数据分配模块102是包含复数个总线位置选择模块106、复数个数据大小选择模块108以及复数个与门模块110。

写入计数器96是接收一资料写入信号，此资料写入信号表示一自窄总线92写入资料的请求信号。写入计数器96增加方式依据上述的相关组件，并且选择资料将写入的下一可用字节暂存器100。读取控制逻辑电路104自宽总线94上的一装置接收一资料读取信号与一资料大小信号。读取控制逻辑电路104输出一值(例如：一指针值)作为响应，该值根据欲读取的资料指示下一个可用的字节暂存器100。该值受到总线位置选择模块106侦测，以判定来自字节暂存器100何种的哪些字节放置在宽总线94上的何处位置。举例：如果读取控制逻辑电路104输出Z值，表示具有Z地址的字节暂存器是下一可用的暂存器，则在各资料分配模块102内等于Z的模块是提供一逻辑高准位输出至对应的与门模块100。并且，由于数据大小至少为一，因此数据大小选择模块108中至少有大于0的模块亦提供一逻辑高准位输出至与门模块110。在此范例中，Z地址字节暂存器100Z是经由此与门模块100Z的第一个与门提供所储存的数据字节至宽总线94的字节0。同样依此范例，如果数据大小是至少为二，则等于Z的模块与大于1的模块将提供高准位信号到数据分配模块102A的与门模块110A的第二个与门，而得以将A地址字节暂存器100A的资料字节置于宽总线94的第二字节位置“字节1”。

所应注意的是，图4-图6的实施例亦可包含图3所示的状态检查模块46。在这些实施例中，状态检查模块46的操作方式与图3所示相近。状态检查模块46自读取计数器或读取控制逻辑电路接收读取计数值，并且从写入计数器或写入控制逻辑电路接收写入计数值；以及判定字节暂存器是否全部已满、部份已满或全部未满。当字节暂存器全部已满时，写入装置受命令停止写入而读取装置是致能以继续读取。当全部未满时，读取装置受命令停止读取而写入装置是致能以继续写入。当部分字节暂存器为满时，读取装置与写入装置可继续读取与写入。如果读取装置从空白的暂存器读取或写入装置写入已满的暂存器时，则状态检查模块46亦可送出一错误信号以表示错误状态。

请参照图7，其为图3-图6的实施例信号活动之一的范例时序图。无论于读取或写入过程，皆允许处理器自接口电路中相对的数个暂存器写入或读取数个字节。在图3与图4示意一个自一宽总线写入资料至一窄总线的接口电路实施例，其中处理器可在两时脉周期内将最多至八个字节写入接口电路的至少八个暂存器。在图5与图6所示的自一窄总线写入资料至一宽总线的接口电路实施例中，在慢速端上的至少八个暂存器可储存最多至八个字节，并且在两个时脉周期内每次写入四个字节至处理器。在上述任一情况下，处理器于数据处理过程中仅有两个时脉周期需致能动作，然而在先前技艺中则必须花费处理器八个时脉周期以存取资料。若处理器可操作在宽总线的高速度，处理器便可将注意力指向其它处理步骤，并且能更有效率及更快速运作。

显然地，依照上面实施例中的描述，本发明可能有许多的修正与差异。因此需要在其附加的权利要求项的范围内加以理解，除了上述详细的描述外，本发明还可以广泛地在其它的实施例中施行。上述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述申请专利范围内。

Claims (20)

1.一种介接不同宽度总线的接口电路，于不同宽度的总线间传输资料，其特征在于，该接口电路包含：

复数个字节暂存器；

一第一控制逻辑电路，用以提供一第一选择信号至复数个第一分配装置，每一个该等第一分配装置是控制该等字节暂存器其中之一与一第一总线上复数个字节位置其中之一之间的通讯；以及

一第二控制逻辑电路，用以提供一第二选择信号至一第二分配装置，该第二分配装置是控制该等字节暂存器其中之一与一第二总线之间的通讯，该第二总线相较于该第一总线是具有一较少数量字节的宽度。

2.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中该第一控制逻辑电路是自一于该第一总线上操作的装置接收一第一信号与一第二信号，该第一信号是表示一请求信号以存取该等字节暂存器内的资料，该第二信号是表示被存取资料的字节数量。

3.如权利要求2项所述的介接不同宽度总线的接口电路，其特征在于，其中该第一控制逻辑电路是包含一计数器，该计数器是具有一计数信号，该计数信号表示何种字节暂存器与该第一总线上何种字节位置通信，并依该第二信号表示的量累加。

4.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中该第二控制逻辑电路是自该第二总线上的一装置接收一信号，该信号是表示一请求信号以存取该等字节暂存器内的资料，且该第二控制逻辑电路是为一具有一计数信号的计数器，该计数信号是表示何种字节暂存器与该第二总线通信。

5.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中还包含：

一状态检查模块，用以自该第一控制逻辑电路接收一第一计数值以及自该第二控制逻辑电路接收一第二计数值，其中，为响应该第一计数值与该第二计数值，该状态检查模块是提供一停止信号或一继续信号至各个该第一控制逻辑电路与该第二控制逻辑电路。

6.如权利要求5项所述的介接不同宽度总线的接口电路，其特征在于，其中该第一控制逻辑电路与该第二控制逻辑电路中一者是包含一写入控制逻辑电路，该第一控制逻辑电路与该第二控制逻辑电路的另一种是包含一读取控制逻辑电路。

7.如权利要求6项所述的介接不同宽度总线的接口电路，其特征在于，其中该读取控制电路与该状态检查模块的运作方式可为下列模式其中之一：

当该读取控制逻辑电路已读取由该写入控制逻辑电路写入该等字节暂存器内的所有字节时，该状态检查模块是提供该停止信号至该读取控制逻辑电路；

当该读取控制逻辑电路尚未完全读取该写入控制逻辑电路写入该等字节暂存器内的所有字节时，该状态检查模块提供该继续信号至该读取控制逻辑电路；

当该写入控制逻辑电路已写入该等字节暂存器的数量，超过该读取控制逻辑电路所读取的该等字节暂存器但尚未覆盖写入资料时，该状态检查模块是提供该停止信号至该写入控制逻辑电路；以及

当该写入控制逻辑电路已写入该等字节暂存器的数量，超过该读取控制逻辑电路所读取的该等字节暂存器但尚未覆盖写入资料时，该状态检查模块是提供该停止信号至该写入控制逻辑电路。

8.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中各个该第一分配装置是为一第一多工器用以将资料自该第一总线的该等字节位置其中之一写入对应的该字节暂存器，该字节位置是依据该第一选择信号所选取；该第二分配装置是为一第二多工器用以将资料自该等字节暂存器其中之一写入该第二总线，该字节暂存器是依据该第二选择信号所选取。

9.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中该第二分配装置是为一第二解多工器用以将资料自该第二总线写入该等字节暂存器其中之一，该字节暂存器是依据该第二选择信号所选取；每一该第一分配装置是为一第一解多工器用以将资料自对应的该字节暂存器写入该第一总线的该等字节位置其中之一，该字节位置是依据该第一选择信号所选取。

10.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中各个该第一分配装置是包含复数个暂存器选择模块，复数个数据大小选择模块，复数个与门模块，以及一或门模块；当一对应的暂存器选择模块与对应的资料大小选择模块提供致能信号至该等与门模块之一时，该与门模块是用以自该第一总线上的一对应的字节位置传输数据至该或门模块，该或门模块是用以传输该数据至一对应的字节暂存器。

11.如权利要求1项所述的介接不同宽度总线的接口电路，其特征在于，其中各个该第一分配装置是包含复数个总线位置选择模块，复数个数据大小选择模块，以及复数个与门模块；当一对应的总线位置选择模块与一对应的数据大小选择模块提供致能信号至该等与门模块之一时，该与门模块是用以自一对应的字节暂存器的至该第一总线上该等字节位置其中的一传输数据。

12.一种介接不同宽度总线的方法，用以接口连接一第一总线与一第二总线，其特征在于，该方法包含：

在一时脉周期内，于一第一总线与一相对数量暂存器间传输复数个字节资料；以及

于一第二总线与该等暂存器间一时脉周期传输一字节的该等字节数据；

其中，该第一总线较该第二总线具有一较大的宽度。

13.如权利要求12项所述介接不同宽度总线的方法，其特征在于，其中在该第一总线与该等暂存器间传输资料还包含：

接收一资料写入信号与一资料大小信号；

处理该资料写入信号与该资料大小信号以提供选择信号；以及

依据该等选择信号其中之一多任务处理自该第一总线上的复数个地址的资料字节至各个该等暂存器。

14.如权利要求13项所述介接不同宽度总线的方法，其特征在于，其中接收该资料写入信号与该资料大小信号是包含自与该第一总线通讯的第一装置接收该等信号；该资料写入信号是表示该第一装置的一请求信号以写入资料至一数量的该等暂存器，该资料大小信号是表示该第一总线上何种字节是有效。

15.如权利要求14项所述介接不同宽度总线的方法，其特征在于，其中在该第一总线与该等暂存器间传输资料还包含：

接收一资料读取信号与一资料大小信号；

处理该资料读取信号与该资料大小信号以提供选择信号；以及

依据该等选择信号其中的一解多任务处理自各个该等暂存器的资料至该第一总线上的复数个位置其中之一。

16.如权利要求15项所述介接不同宽度总线的方法，其特征在于，其中接收该资料读取信号与该资料大小信号是包含自与该第一总线通讯的一第一装置接收该等信号；该资料读取信号是表示该第一装置的一请求信号以自一数量的该等暂存器读取资料，该资料大小信号是表示该等暂存器何种字节是有效。

17.如权利要求12项所述介接不同宽度总线的方法，其特征在于，其中在该第二总线与该等暂存器间传输资料还包含：

接收一资料读取信号；

处理该资料读取信号以提供一选择信号；以及

依据该选择信号多任务处理该等暂存器的资料字节至该第二总线。

18.如权利要求17项所述介接不同宽度总线的方法，其特征在于，其中接收该资料读取信号是包含自与该第二总线通信的一第二装置接收该资料读取信号；该资料读取信号是表示该第二装置的一请求信号以自一数量的该等暂存器读取资料。

19.如权利要求12项所述介接不同宽度总线的方法，其特征在于，其中在该第二总线与该等暂存器间传输资料是更包含：

接收一资料写入信号；

处理该资料写入信号以提供一选择信号；以及

依据该选择信号解多任务处理资料自该第二总线至该等暂存器其中之一。

20.如权利要求19项所述介接不同宽度总线的方法，其特征在于，其中接收该资料写入信号是包含自与该第二总线通信的一第二装置接收该资料写入信号；该资料写入信号是表示该第二装置的一请求信号以将资料写入至该等暂存器其中之一。

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