CN1825132A - 结合内部扫描和边界扫描的系统和方法 - Google Patents

Abstract

本发明基本上系针对结合内部扫描和边界扫描的方法和系统。边界扫描的边界单元和内部扫描的正反器彼此串联以形成一测试回圈。一测试数据输入自一测试控制端传送以通过测试回圈内的所有边界单元和正反器。所有边界单元和正反器均可便利地通过测试控制端测试。

Description

结合内部扫描和边界扫描的系统和方法

【技术领域】

本发明基本上系有关于集成电路的领域，特别是关于结合内部扫描(internalscan)和边界扫描(boundary scan)的系统和方法。

【背景技术】

诸如处理器和微处理器的芯片组通常具有跨芯片的测试能力。例如依据被称为IEEE标准1149.1的IEEE Joint Test Action Group(JTAG)测试协定所设计的测试系统即为一实例。在此一系统中，JTAG测试元件被连接至一对集成电路芯片或单一芯片。JTAG装置发出测试指令以测试芯片。JTAG测试指令的输入和输出系经由一组待测芯片所提供的JTAG专用接脚来达成。通常，JTAG测试元件乃用以执行”边界扫描测试”。JTAG测试指令通常衍生自一组特别为测试集成电路芯片连接所设计的极为有限的指令组，其通常并不非常适合用来测试或监测芯片的内部逻辑。

许多集成电路芯片额外提供涵盖芯片内部逻辑和功能测试的芯片内建(on-chip)测试元件。此芯片组通常包含用于测试、除错、和监测该芯片组的内部扫描。

边界扫描系通过JTAG连接端进行。内部扫描则是经由一些专用控制接脚以及和其它一般模式连接端共用的数据端进行。在测试一芯片组的所有边界单元(boundary cells)和正反器(flip-flops)时此二种不同扫描均必须执行，因此结合边界扫描和内部扫描以开发一种通过共用测试控制端(test access port或TAP)即可遂行两种扫描的测试机制将有助于方便性和效率的提升。

【发明内容】

一部份本发明的优点和新颖特征将通过以下的说明加以阐述，其余部分则在习于斯艺的人士审阅后将趋于明显，或者可由对本发明的实作而了解。通过所附申请专利范围的明确定义，可知悉并理解本发明的优点。如同许多其他专利申请，本发明系针对习知技术之前述和其它问题和缺点提出解决的道。

本发明的一实施例提出一种结合内部扫描和边界扫描的芯片组。此芯片组包含至少一边界单元串列(chain)和至少一正反器串列。边界单元串列包含至少一位于芯片组核心外部的边界单元。正反器串列包含至少一位于芯片组核心内部的正反器并串联至前述的边界单元串列。边界单元串列和正反器串列彼此交替连接。

本发明的一实施例包含一种结合内部扫描和边界扫描的芯片组。此芯片组包含多个正反器、多个边界单元、一输入测试点、和一输出测试点。正反器位于一芯片组核心的内部，而边界单元则位于此芯片组核心的周围。每一边界单元具有二组预置输入端(preset inputs)和二组预置输出端(preset outputs)。此二组预置输入端的一被弹性地选择为边界单元的实际输入端(actual input)，二组预置输出端的一被弹性地选择为边界单元的实际输出端(actual output)。输入测试点连接于一测试控制端和一第一边界单元之间，输出测试点则连接于一测试控制端和一最末边界单元之间。通过控制边界单元的实际输入端和实际输出端，构成一连接边界单元和正反器的测试回圈(test loop)。

本发明的一实施例包含一种结合内部扫描和边界扫描的系统。此系统具有一测试控制端和一测试回圈。测试控制端包含测试数据输入端和测试数据输出端。测试回圈另包含一输入区段、一边界单元区段、一正反器区段、和一输出区段。输入区段连接于测试控制端的测试数据输入端和一边界单元之间。边界单元区段具有单一或彼此串接的多个边界单元。正反器区段具有单一或彼此串接的多个正反器，其两端均连接至边界单元。输出区段连接于一边界单元和测试控制端的测试数据输出之间。测试回圈由交替串接于输入区段和输出区段间的边界单元区段和正反器区段所构成。

本发明的另一实施例包含一种结合内部扫描和边界扫描的方法。此方法包含将至少含有位于芯片组核心外部一边界单元的边界单元串列和至少含有位于芯片组核心内部一正反器的正反器串列交替相连以形成一测试回圈，并经由该测试回圈传递测试信号。

本发明的又一实施例包含一种结合内部扫描和边界扫描的方法。此方法包含(a)于一第一边界单元接收来自测试控制端的一测试信号；(b)将此测试信号由一第二边界单元传递至正反器回圈的一相邻正反器；(c)将此测试信号传过此正反器回圈内的所有正反器；(d)将此测试信号传送至相邻于此正反器回圈中最末一个正反器的一第三边界单元；(e)重复步骤(b)至(d)直到所有正反器和边界单元均被扫描过；以及将该测试信号由一第四边界单元传送至测试控制端。

本发明的又一实施例包含一种结合内部扫描和边界扫描的方法。此方法包含对于每一边界单元将其二预置输入端的一选定为一实际输入端；对于每一边界单元将其二预置输出端的一选定为一实际输出端以连接边界单元和正反器而形成一测试回圈；且将一测试信号沿测试回圈传递以测试此测试回圈内的所有边界单元和正反器。

【附图说明】

所附图式为本说明书的一部份，其例示本发明的诸多特色，并配合其他描述说明本发明的原理。

其中：

图1A系一方块图，其例示具有连接至JTAG控制元件的一对集成电路芯片的印刷电路板；

图1B系一方块图，其例示具有连接至JTAG控制元件的单一集成电路芯片的印刷电路板；

图2系习知传统处理器的边界扫描系统层次示意图；

图3系习知传统处理器的内部扫描系统层次示意图；

图4A例示习知技术用于内部扫描的边界单元内部结构；

图4B例示习知技术用于边界扫描的边界单元内部结构；

图5例示本发明结合处理器的边界扫描和内部扫描；

图6例示依据本发明的边界单元内部结构；

图7例示依据本发明的另一边界单元内部结构；

图8例示依据本发明的边界接口单元内部结构；

图9系例示本发明结合边界扫描和内部扫描运作的流程图；

图10系例示本发明结合边界扫描和内部扫描运作的流程图；

图11系例示本发明结合边界扫描和内部扫描运作的流程图。

【具体实施方式】

在摘要说明本发明的许多特色之后，以下将配合图式详细说明本发明的细节。虽然以下本发明的说明将配合图式进行，其并非意味本发明即受限于揭示于此的实施例。相反地，其范围系涵盖申请专利范围所规范的本发明的精神和范畴所包含的所有替代、修改、和等效内容。

此处提供的图式系用以例示本发明实施例的特定特征和特色。由本文的说明将可理解，许多替代的实施例和实作可在未超出本发明的精神和范畴下达成。

以下将参照各图式说明本发明的较佳实施例。图1A系一上层方块图例示一电脑系统100，其包含具有一对集成电路芯片120和130的印刷电路板(PCB)110、一存储器元件140、以及用于控制集成电路芯片120和130的输入/输出元件150。汇流排线170连皆集成电路芯片120、集成电路芯片130、输入/输出元件150、和存储器元件140，其用以传输各元件间的数据和指令。集成电路芯片120可以是一微处理器、微控制器、或其它元件。集成电路芯片130为另一集成电路芯片元件，诸如一副处理器(coprocessor)元件。虽然图1A所举的例包含二集成电路芯片，其亦可以如图1B所示仅有单一集成电路芯片连接至JTAG测试元件160以执行边界扫描和内部扫描。图1A仅包含电脑系统中主要的部件。许多其他传统的电脑系统构件并未显示于图中。

JTAG测试控制元件160为目前最常用的测试方式，故此处用来当成说明本发明的范例。然而，其它测试方式亦可以适用。JTAG测试控制元件160连接至PCB 110上的芯片120和130。一般而言，JTAG测试控制元件160通过传统的JTAG信号线产生并处理输入和输出芯片120和130的测试、除错、和监测信号，意即，测试数据输入(TDI)端/测试数据输出端(TDO)、状态(TMS)、重置(TRSTx)和时脉线(TCK)(未分别显示)。芯片120和130均包含具有五接脚的输入端180以接收或输出前述五个JTAG信号。依据传统的JTAG测试方法，JTAG元件160产生测试信号以测试芯片间的连接是否正确。

图2例示一习知传统处理器200的边界扫描系统层次示意图。此边界扫描可应用如图1A和图1B所示的JTAG测试。测试控制端210接收来自如图1A和图1B所示的JTAG测试元件160的四个JTAG信号，测试数据输入端(TDI)、时脉线(TCK)、重置(TRSTx)和状态(TMS)。测试数据输入端(TDI)信号通过测试控制端210传输至第一边界单元220-1，接着传输至与第一边界单元220-1串接的第二边界单元220-2。此信号将环绕处理器核心230的边界传过所有边界单元220，直到抵达最末的边界单元220-9。最后，此信号将通过测试控制端210输出为测试数据输出(TDO)。边界扫描测试集成电路间的连接，当其系组装于同一印刷电路板或其它基板的上。其亦可测试集成电路本身。电路的动作可在元件正常运作之时加以监测或修改。边界扫描测试为习于斯艺的人士所习知，故在此不多赘述。

除了前述的边界扫描，内部扫描亦需要于处理器的设计阶段和生产阶段进行。图3描绘一传统处理器300的边界扫描系统层次示意图；不同于通常用于测试芯片连接的边界扫描，内部扫描系测试芯片的内部逻辑和功能。内部扫描检查位于处理器核心320内部的所有正反器330和其间的所有逻辑是否正常运作。内部扫描经由一些专用控制接脚以及和其它一般模式连接端共用的数据端进行。所有处理器核心320内部的正反器被划分为多个次群组以构成多个回圈。回圈内每一正反器330内部扫描的输入端称为一″pseudo tdi[n]″，其从处理器300外部进行控制。与此类似，内部扫描的输出端称为″pseudo tdo[n]″，其亦从处理器300外部进行控制。当一内部扫描被请求时，输入信号将从″pseudo tdi[n]″馈入一边界单元340-1。输入信号在抵达正反器330以测试正反器330之前可能通过一或多个边界单元340。输入信号将经由介于正反器330和其间的逻辑传送至一第二正反器330。介于正反器和第二正反器330间的逻辑同时亦被测试。所有正反器330和介于其间的逻辑均将被扫描，直到回圈中最末一个正反器330为止。最末一个正反器330在经由″pseudo tdo[n]″连接端传送出处理器300之前连接至一边界单元或一串边界单元。此完成一回圈的完整内部扫描。

所有处理器内部的正反器被划分为多个回圈以个别测试每一回圈。处理器核心320内部画分的回圈数目可依设计的需求而有所不同。内部测试可执行于任一回圈、任意回圈的组合、以及所有回圈以测试正反器和介于其间的逻辑。注意其中的测试控制端仅用于边界扫描而未使用于内部扫描。

图4A例示习知技术用于内部扫描的边界单元内部结构；此边界单元包含一直通多工器(through multiplexer)410。边界单元的输入称为″bscan_cell_input″，而其输出则称为″bscan_cell_output″。进入此边界单元的测试信号可直接经由直通多工器410通过该边界单元。

图4B例示习知技术用于边界扫描的边界单元内部结构；此边界单元包含一直通多工器410、一移位多工器(shift multiplexer)420、一移位暂存单元(shiftflop)430、和一更新暂存单元(update flop)440。每一边界单元包含二预置输入端“bscan_cell_input”和“bscan_scanin”以及二预置输出端“bscan_cell_output”和“bscan_scanout”。在边界扫描模式，取决于边界扫描模式和JTAG状态，任一预置输入或输出均可使用。在内部扫描模式，直通多工器410一直处于直通模式，而仅“bscan_cell_input”和“bscan_cell_output”被用到。习于此艺者应能了解此仅为边界单元的一实作范例，其可能实作为其它形式。

边界扫描和内部扫描1111二种扫描经由不同的连接端进行，举例而言，边界扫描系经由测试控制端的TDI和TDO进行，而内部扫描则是经由“pseudo tdi”和“pseudotdo”进行。若二种扫描可通过一共用的输入端或共用的输出端进行，则其方便性将提升。本发明将边界扫描和内部扫描二种扫描结合为单一扫描测试。例示此种结合的示意图可见于图5。虽然处理器此处被当成范例，本发明涵盖所有芯片组。描绘于图5的示意图可个别执行图2至图4所示的习知标准边界扫描和标准内部扫描，亦可以执行本发明边界扫描和内部扫描的结合。注意所有边界单元540系位于处理器核心520的外部，而所有正反器530则位于处理器核心520的内部。本发明将一边界单元541连接至与其相邻的内部正反器530-1，如边界单元541系作为内部正反器530-1的输入端，此边界单元称为″专用TDI″541；如边界单元542系作为内部正反器530-2的输出端，其称为″专用TDO″542。当执行本发明结合边界扫描和内部扫描之时，测试信号系经由测试控制端(本例中为一JTAG控制器)510的TDI和TDO连接端传送。输入信号(TDI)将从测试控制端510馈入一称为″实际TDI″543的第一边界单元。输入信号于抵达一″专用TDI″541之前将通过一或多个边界单元540以测试的。″专用TDI″541连接至一内部正反器530-1，其系正反器回圈的第一个正反器530。该信号将通过回圈内的所有正反器530以测试所有正反器530和介于其间的逻辑的功能。回圈内最末一个正反器530-2将连接至一″专用TDO″542。不同于传统内部扫描经由一″pseudo tdo[n]″将信号传送出处理器500，本发明将测试信号传送至下一回圈的一″实际TDI″543-2边界单元。第二回圈的正反器530和相邻的此等正反器530的边界单元540随的被扫描。第二回圈扫描完成之后，其余的回圈将被依序扫描，直到最末的一回圈完全扫描为止。最末边界单元544-2将传送此测试信号至测试控制端510的TDO。结合边界扫描和内部扫描且仅通过二输出入端(TDI和TDO)的完整测试可由本设计轻易达成。

表明本发明的另一方式为揭示包含边界单元540串列和正反器530串列的测试回圈。每一边界单元540串列由一或多个彼此串接的边界单元540所组成，且边界单元540位于处理器核心520的外部。同样地，每一正反器530串列由一或多个彼此串接的正反器530所组成，且正反器530位于处理器核心520的内部。边界单元540串列和正反器530串列彼此交替连接，举例而言，一边界单元540串列连接至一正反器530串列，而此正反器串列连接至另一边界单元540串列等等，以此类推。通过交替连接边界单元540串列和正反器530串列，一测试回圈得以建构，其利用一输入测试点(TDI)和一输出测试点(TDO)测试所有的边界单元540和正反器530。

每一边界单元540包含静态和动态的控制输入以使得边界单元在″实际TDI″、″实际TDO″、和″专用TDI″等形式间弹性改变。通过改变边界单元的形式，可建构出串接所有边界单元的标准边界扫描，其不至通过任何内部正反器530。除了支援未扫描任何内部正反器而循序扫描所有边界单元的标准边界扫描模式的外，本发明亦可执行标准的内部扫描。标准的内部扫描可利用pseudo tdi[n]和pseudo tdo[n]连接端个别测试任一正反器回圈。例如，扫描第一回圈可以通过将测试信号依序通过pseudo tdi[0]、边界单元543和541、所有第一回圈的内部正反器530、边界单元542和544、以及pseudo tdo[0]。

不同于传统的内部扫描测试，其需要许多输入测试点“pseudo tdi”和许多输出测试点“pseudo tdo”，边界扫描测试和内部扫描测试的结合将测试点减少至单一输入测试点TDI和单一输出测试点TDO。对于进行测试者而言，较的需要许多测试端(test ports)的传统测试方法，仅使用二个测试端意味测试工作被大大地简化。负责测试最终产品的人员可在最终产品的阶段完整测试个别产品。较的于以最终产品的正常运作模式测试其内嵌元件所需之时间，其可以仅使用较少之时间来完成测试。此特征亦使得测试人员得以快速地进行瑕疵品的失效分析并回馈有意义的资讯予个别产品的生产者。通过结合内部和边界扫描，本发明可减少个别芯片设计和最终产品的上市时间。同时，本发明亦能显著地降低可靠度测试(reliability testing)相关的成本。

本发明亦可用于内部扫描串列的串列平衡。对于包含多个时脉域(clockdomains)的产品，设计者可以应用此边界结构来结合较短的串列以平衡测试回圈中正反器的总数目。例如，假设某串列含有500个正反器而另一串列含有1000个正反器，此二串列可被结合成一个含有1500个正反器的串列以平衡另一约包含1500个正反器的第三串列。

图6例示依据本发明的边界单元内部结构；不同边界单元的内部结构，实际TDI、实际TDO、实际TDO输出致能(Actual TDO Output Enable)、专用TDI、专用TDO、和其它任意单元形式均可被表示成如图6所示的一般单元示意图。以虚线绘制的构件代表非必须的选择性逻辑单元，此等构件依其实际的单元形式可能被加进该单元示意图。相对于图3的传统的边界单元，本发明额外加入许多正反器和多工器。通过这些加入的正反器和多工器，边界单元可以弹性选择二预置输入端“bscan_cell_input”和“bscan_scanin”其中的一作为其实际输入端，且可选择二预置输出端“bscan_cell_output”and“bscan_scanout”其中的一作为其实际输出。不同的输入端和输出端组合构成不同的边界单元形式，意即，形成实际TDI/TDO、专用TDI/TDO、…等等。图6仅系为达成本发明结合边界扫描测试和内部扫描测试的目的的边界单元实作的一实施例，其并非意欲对本发明的范围做任何限制。

一些控制输入被用来弹性选择边界单元的实际输入端和实际输出端。实际输入端和实际输出端的选择可以是以静态控制输入端或动态控制输入端的静态方式或动态方式。对于静态控制输入端，静态数值可被分配予多个边界扫描控制输入。此使得不需动作的逻辑单元以最佳化的方式被整合。最后的结果为自各种可能组态(实际TDI/TDO、专用TDI/TDO…等等)选择其一为边界单元的形式。对于动态控制输入，此等控制输入动态地选定实际输入端和实际输出端以构建任意边界单元形式。可能的选择的一是加入″TAP边界控制信号″和″TAP扫描控制信号″以在边界扫描模式、内部扫描模式、和内部-边界扫描模式之间切换。由于边界单元的实际配置非关本发明的主旨，该单元示意图的细节将不于此赘述。

依据本发明的另一种可能的边界单元内部结构例示于图7。一输出锁定暂存单元(output lockup flop)710加入边界单元作为其专用TDI版本的一选择。此暂存单元仅适用于扫描串列和边界间的接口使用反相时脉缘的情形。此例中，新加入的输出锁定暂存单元710显著增加所设计之时脉偏斜容忍度。偏斜容忍度的增加则显著地简化设计的布局作业(layout task)。

图8例示依据本发明的边界接口单元(专用TDI或专用TDO)内部结构；边界接口单元系内部扫描插入边界扫描的单元，意即，专用TDI或专用TDO。此等边界接口单元包含数据通道内的锁定闩锁820和850。由于边界接收JTAG TCK接脚之时脉，而产品核心的正反器则接收一或多个其它时脉，锁定闩锁820和850排除和时脉域交叉(clock domain crossing)相关的维持时间(hold time)问题。同样地，图8所示的边界接口单元结构仅系为达成本发明结合边界扫描测试和内部扫描测试的目的而实作的一边界单元实施例。其应被了解，在不违背本发明的精神和范畴内，边界接口单元的结构可以有不同的修改和变异。

图9系例示本发明结合边界扫描和内部扫描运作的流程图。为了结合边界扫描和内部扫描，第一个步骤S910在于将边界扫描中所有位于处理器核心外部的边界单元和内部扫描中所有位于处理器核心内部的正反器彼此串接以构成一测试回圈。此回圈由交替相连的边界单元区段和正反器区段所组成。每一边界单元区段可以包含单一边界单元或复数边界单元。同样地，每一正反器区段可以包含单一或复数正反器。在步骤S920，测试信号将经由测试控制端传递至边界单元和正反器的回圈。完整的内部外加边界的扫描测试于是完成。

图10系例示本发明结合边界扫描和内部扫描运作的另一流程图。于第一步骤S101，测试数据输入(TDI)在抵达第一边界单元之前通过测试控制端。此测试信号随后在传送至一正反器回圈的第一正反器之前，不通过任何边界单元，或是通过一或多个边界单元，如步骤S102所示。此第一正反器必须和一边界单元直接相邻，以使得该测试信号可以从边界单元传送至正反器。在步骤S103中，测试信号将通过正反器回圈内每一正反器以测试回圈内的所有正反器和介于其间的所有逻辑单元。正反器回圈可以完全由正反器构成，或者可包含一或多个边界单元于其中。在步骤S104，测试信号在经过正反器回圈之后，被送至另一边界单元。假如有任何正反器尚须测试，步骤S102至S104将重复直到所有正反器和边界单元均被扫描完毕为止。最后，测试信号于步骤S105送回测试控制端成为TDO。

图11系例示本发明结合边界扫描和内部扫描运作的另一流程图。步骤S111中，每一边界单元于二预置输入端中选定其一为实际输入端。下一步骤S112则对每一边界单元选定二预置输出端的一作为其实际输出端。当每一边界单元的实际输入端和实际输出端被选定之后，边界单元和正反器可被结合以形成一测试回圈。在步骤S113，测试信号将传送至测试回圈以测试所有边界单元和正反器。

虽然以上实施例基本上针对边界扫描和内部扫描的结合作说明，其应被了解，在不违背本发明的精神和范畴内，其它替代方式可能被实行。就此而论，第五、六、七、八图所举例并说明的实施例仅在于利用本发明的实施例辅助对于结合边界扫描和内部扫描优势的了解。

以上说明仅举出有限的较佳实施例，并非意味限制本发明于所揭示的形式。依据本说明书的教示而轻易地加以修改或变异是可能的。换言的，本说明书的实施例系在于提供本发明原理的最佳例示及其实际应用，藉以使相关领域的一般程度者得以运用本发明的各种实施例和各种修改于适合的特定应用。所有此种修改和变异均在所附申请专利范围所规范而依法被赋予的本发明范畴的内。

Claims (22)

1.一种芯片组，其包含：

至少一边界单元串列，其包含至少一位于一芯片组核心外部的边界单元；以及

至少一正反器串列，其包含至少一位于一芯片组核心内部的一正反器且与该边界单元串列串联；

其中该边界单元串列和该正反器串列彼此交替连接。

2.根据权利要求1所述的芯片组，其特征在于，上述的边界单元串列和上述的正反器串列彼此相连接以构成具有一输入测试点和一输出测试点的一测试回圈。

3.根据权利要求1所述的芯片组，其特征在于，每一上述的边界单元包含：

多个多工器；

多个逻辑单元；

二预置输入端；以及

二预置输出端；

其中，通过连接该多工器和该逻辑单元的不同组合，该二预置输入的一被弹性选定为该边界单元的实际输入端，而该二预置输出的一被弹性选定为该边界单元的实际输出端。

4.根据权利要求3所述的芯片组，其特征在于，上述的实际输入端和上述的实际输出端的不同组合使得上述的边界单元的形式可在内部扫描、边界扫描、和结合式边界-内部扫描三种模式之间弹性变换。

5.根据权利要求3所述的芯片组，其特征在于，上述的实际输入端和上述的实际输出端的不同组合使得多个正反器串列可以连接成一回圈以平衡另一正反器串列。

6.根据权利要求3所述的芯片组，其特征在于，上述的边界单元更包含多个静态控制输入端以产生最佳化的边界单元，且基于该静态控制输入端得以达成屏除所有不必要逻辑单元的合成。

7.根据权利要求3所述的芯片组，其特征在于，上述的边界单元更包含多个动态控制输入端以动态启动该边界单元中的多工器和逻辑单元以构成不同的边界单元形式。

8.根据权利要求1所述的芯片组，其特征在于，包含一标准边界扫描测试于上述的芯片组中，其仅用于测试该边界单元且无需进入该芯片组核心。

9.根据权利要求1所述的芯片组，其特征在于，包含一标准内部测试以测试一个别的正反器串列且无需通过一测试控制端。

10.一种芯片组，其包含：

多个正反器，其位于一芯片组核心内部；

多个边界单元，环绕该芯片组核心，且其中每一该边界单元具有二预置输入端和二预置输出端，该二预置输入端的一被弹性地选择为该边界单元的实际输入端，该二预置输出端的一被弹性地选择为该边界单元的实际输出端；

一输入测试点，连接于一测试控制端和一第一边界单元之间；以及

一输出测试点，连接于该测试控制端和一最末边界单元之间；

通过控制该边界单元的实际输入和实际输出，构成一连接边界单元和正反器的测试回圈。

11.根据权利要求10所述的芯片组，其特征在于，当该第一边界单元的实际输入系来自一相邻的边界单元且该第一边界单元的实际输出传送至一相邻的正反器，而一第二边界单元的实际输入来自一相邻的正反器且该第二边界单元的实际输出传送至一相邻边界单元之时，其形成一结合式边界-内部扫描回圈。

12.根据权利要求10所述的芯片组，其特征在于，当除了该第一边界单元外的所有边界单元的实际输入均来自相邻的边界单元，且除了该最末边界单元外的所有边界单元的实际输出均传送至相邻边界单元之时，其形成一边界单元回圈以执行一标准边界扫描。

13.根据权利要求10所述的芯片组，其特征在于，当其中的一边界单元的实际输入系用于自该芯片组外部接收一测试数据输入且其实际输出系用于传送一输出至该正反器，而另一边界单元的实际输入系用于自该正反器皆收一输入且其实际输出系用于传送一输出至该芯片组外部之时，其形成一测试回圈以执行一标准内部扫描。

14.一种芯片组扫描系统，其包含：

一测试控制端，其具有一测试数据输入端和一测试数据输出端；以及

一测试回圈，其包含：

一输入区段，其连接于该测试控制端的测试数据输入端和一边界单元之间；

一边界单元区段，其具有单一或多个边界单元彼此串联；

一正反器区段，其具有单一或多个正反器彼此串联且该正反器区段的两端连接至相邻的边界单元；以及

一输出区段，连接于一边界单元和该测试控制端的测试数据输出之间；

其中该测试回圈是由交替串接于该输入区段和该输出区段间的边界单元区段和正反器区段所构成。

15.根据权利要求14所述的芯片组扫描系统，其特征在于，上述的测试回圈将使得其内所有边界单元和所有正反器的测试均通过一测试数据输入端和一测试数据输出端二测试端达成。

16.根据权利要求14所述的芯片组扫描系统，其特征在于，包含一标准边界扫描测试于该芯片组中，其仅用于测试串联的边界单元且无需进入该芯片组核心。

17.根据权利要求14所述的芯片组扫描系统，其特征在于，包含一标准内部测试以测试一个别的正反器串列且无需通过测试控制端。

18.一种用于结合芯片组边界扫描和内部扫描的方法，该方法包含：

使位于一芯片组核心外部的包含至少一边界单元的边界单元串列和位于该芯片组核心内部的包含至少一正反器的正反器串列交替相联以形成一测试回圈；以及

通过该测试回圈传送一测试信号。

19.根据权利要求18所述的用于结合芯片组边界扫描和内部扫描的方法，其特征在于，该测试信号系由一测试控制端馈入，并于通过所有边界单元和正反器之后回送至该测试控制端。

20.一种用于结合芯片组边界扫描和内部扫描的方法，该方法包含：

(a)在一第一边界单元自一测试控制端接收一测试信号；

(b)将该测试信号自一第二边界单元传送至一正反器回圈中的一相邻正反器；

(c)传送该测试信号使其通过该正反器回圈的所有正反器；

(d)将该测试信号传送至与该正反器回圈的最末一个正反器相邻的一第三边界单元；

(e)重复步骤(b)至(d)直到所有正反器和边界单元均被扫描为止；以及

(f)将该测试信号由一第四边界单元传送至该测试控制端。

21.根据权利要求20所述用于结合芯片组边界扫描和内部扫描的方法，其特征在于，该方法在步骤(d)和(e)之间更包含以下的步骤：

(d1)将该测试信号由一第五边界单元传送至另一正反器回圈中的一正反器；

(d2)传送该测试信号使其通过该正反器回圈中的所有正反器；以及

(d3)将该测试数据信号传送至与该正反器回圈中最末一个正反器相邻的一第六边界单元。

22.一种用于结合芯片组边界扫描和内部扫描的方法，该方法包含：

对每一边界单元选定其二预置输入端的一作为一实际输入端；

对每一边界单元选定其二预置输出端的一作为一实际输出端以将该每一边界单元和多个正反器连接而形成一测试回圈；以及传送一测试信号通过该测试回圈以测试其内所有边界单元和正反器。

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