CN1801690A - 用于链路等待时间管理的方法、系统和装置 - Google Patents
用于链路等待时间管理的方法、系统和装置 Download PDFInfo
- Publication number
- CN1801690A CN1801690A CNA200510085421XA CN200510085421A CN1801690A CN 1801690 A CN1801690 A CN 1801690A CN A200510085421X A CNA200510085421X A CN A200510085421XA CN 200510085421 A CN200510085421 A CN 200510085421A CN 1801690 A CN1801690 A CN 1801690A
- Authority
- CN
- China
- Prior art keywords
- stand
- period
- point
- reference clock
- subordinate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title description 3
- 238000004364 calculation method Methods 0.000 claims description 11
- 238000003780 insertion Methods 0.000 claims description 3
- 230000037431 insertion Effects 0.000 claims description 3
- 230000008676 import Effects 0.000 claims 1
- 238000012360 testing method Methods 0.000 abstract description 3
- 238000007726 management method Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 3
- 230000001427 coherent effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000011664 signaling Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/06—Clock generators producing several clock signals
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L12/00—Data switching networks
- H04L12/28—Data switching networks characterised by path configuration, e.g. LAN [Local Area Networks] or WAN [Wide Area Networks]
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Data Exchanges In Wide-Area Networks (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
- Mobile Radio Communication Systems (AREA)
- Communication Control (AREA)
Abstract
本发明描述了一种用于高速点对点网络(pTp)的链路等待时间管理。该链路等待时间管理通过跟踪包含等待时间信息的头部的往返延迟，有助于计算串行接口的等待时间。因此，该链路等待时间管理有助于测试仪、逻辑分析仪或测试设备精确地测量利用串行接口的点对点体系结构的链路等待时间。
Description
技术领域
本发明涉及需要链路等待时间管理以进行确定性操作的串行类型接口。
背景技术
当前的系统基于前端总线(FSB)，其利用基于公共时钟的接口。这样，确定度(determinism)和等待时间是已知的数量。相反，串行类型接口的链路等待时间不再是常数。因此，确定性和重复性需要认真的设计和测试支持，以确保精确的确定性操作。
发明内容
根据本发明的一个方面，提供了一种装置，其通过跟踪点对点体系结构的头部的延迟，来计算串行接口的等待时间，所述装置包括：参考时钟；来自主代理的发射机，其耦合到点对点体系结构的网络结构，其在进入工作模式时具有从参考时钟到头部分组的已知等待时间；和来自从属代理的接收机，其耦合到点对点体系结构的网络结构，其将来自主代理的多个进入通道(incoming lane)对准，并基于时钟计算等待时间。
根据本发明的另一方面，提供了一种装置，其通过跟踪点对点体系结构的头部的往返延迟，来计算串行接口的等待时间，所述装置包括：参考时钟；来自主代理的发射机，其耦合到点对点体系结构的网络结构，其在进入工作的环回模式时具有从参考时钟到头部分组的已知等待时间；来自从属代理的接收机，其耦合到点对点体系结构的网络结构，其将来自主代理的多个进入通道对准，并基于时钟计算等待时间，并且将等待时间计算结果插入环回开始分组数据有效载荷中；和主代理中的主接收机，其计算从参考时钟到自从属代理接收到的头部的等待时间。
根据本发明的另一方面，提供了一种计算串行接口的等待时间的装置，该装置包括：主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；从属接收机，其基于最近的系统参考时钟来确定等待时间；以及基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
根据本发明的另一方面，提供了一种遵循点对点体系结构且有助于计算串行接口的等待时间的系统，该系统包括：动态存储器，耦合到串行接口以存储用于系统的数据；主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；从属接收机，其基于最近的系统参考时钟来确定等待时间；以及基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
根据本发明的另一方面，提供了一种遵循点对点体系结构且有助于计算串行接口的输出等待时间和输入等待时间的系统，该系统包括：主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；从属接收机，其基于最近的系统参考时钟来确定等待时间；以及基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
根据本发明的另一方面，提供了一种装置，其通过跟踪点对点体系结构的分组头部的周期，来计算串行接口的等待时间，所述装置包括：参考时钟；来自主代理的发射机，其耦合到点对点体系结构的网络结构，其在进入工作的环回模式时具有从参考时钟到头部分组的已知等待时间；来自从属代理的接收机，其耦合到点对点体系结构的网络结构，其将从发射机接收到的多个进入通道对准，并基于时钟计算等待时间，并且将等待时间计算结果插入环回开始分组数据有效载荷中；和主代理中的主接收机，其计算从参考时钟到自从属代理的接收机接收到的头部的等待时间。
附图说明
在权利要求书中具体指出并明确要求了所保护的主题。这里，结合附图，参考下面的详细描述，可以最好的理解所要求保护的关于操作的组织和方法两方面的主题，及其目的、特征和优点，其中：
图1是一个实施例所利用的协议体系结构。
图2是根据所要求保护的主题使用的用于物理互连的装置的方框图。
图3图示了实施例所利用的链路等待时间管理方法的时序图。
图4是多个实施例所利用的系统的多个实施例。
具体实施方式
下面描述了用于高速点对点网络(pTp)的链路等待时间管理的方法、装置和系统，为了解释的目的，列出了许多细节以提供对本发明的彻底理解。但是，本领域的技术人员将清楚，这些具体细节并不是为了实施本发明而必需的。
当前的技术发展领域涉及可靠性、可用性和可维护性(RAS)。如前所述，当前的系统基于前端总线(FSB)，其利用基于公共时钟的接口。这样，确定性和等待时间是已知的数量。相反，串行类型接口的链路等待时间不再是常数。
所要求保护的主题通过跟踪包含等待时间信息的头部的往返延迟(round trip delay)，有助于计算串行接口的等待时间。因此，所要求保护的主题有助于测试仪、逻辑分析仪或测试设备精确测量利用串行接口的点对点体系结构的链路等待时间。从而，生成了PSMI路线(trace)和RTL路线。
在一个实施例中，pTp体系结构由Intel的公共系统接口(CSI)定义，并且支持分层协议方案，在下文中将对此进行更详细的描述。图1图示了高速缓存一致性协议的基础网络抽象图的一个示例。在2004年提交的未决申请P18890中描述了高速缓存一致性协议的一个示例。
图1是一个实施例所利用的协议体系结构。该体系结构描绘了耦合到网络结构的多个高速缓存代理(caching agent)和归属代理(homeagent)。例如，网络结构遵循分层协议方案，并且可以包括链路层、物理层、协议层、路由层、传输层中的任意一个或全部。该结构有助于从点对点网络的一个协议(归属或高速缓存代理)向另一协议传输消息。在一个方面，该图描绘了高速缓存一致性协议的基础网络抽象图。
图2是根据所要求保护的主题而利用的用于物理互连的装置的方框图。在一个方面，该装置描绘了用于处理器、芯片组和/或IO桥组件的高速缓存一致的基于链路的互连方案的物理层。例如，可以由集成设备的每个物理层来执行物理互连。具体地，物理层通过包括两个单向链路的物理互连提供两个端口之间的通信。具体地，一个单向链路304从第一集成设备的第一发送端口350到第二集成设备的第一接收端口350。同样，第二单向链路306从第二集成设备的第一发送端口350到第一集成设备的第一接收端口350。但是，所要求保护的主题不限于两个单向链路。本领域的技术人员会理解所要求保护的主题支持任何已知的信令技术，诸如双向链路等。
图3图示了实施例所利用的链路等待时间管理方法的时序图。该时序图描绘了主代理(示为主TX)进入环回(loop back)模式时具有从参考时钟(示为参考时钟)开始到头部分组(示为头部)的已知等待时间。例如，已知的等待时间是箭头所示的两个信号之间的差。随后，从属接收机(示为从属RX)将来自发射机的多个进入通道(lane)对准。因此，计算出从系统参考时钟开始的等待时间。在一个实施例中，所选择的系统参考时钟是离从属接收机最近的系统参考时钟，并且可能与主发射机用来进行对准的参考时钟沿不同。从属接收机在环回开始分组数据有效载荷中插入等待时间计算结果。在一个实施例中，从属设备还可以插入从接收机对准寄存器(receiver alignment register)开始到发射机输出的等待时间。随后，主设备计算从参考时钟开始到接收自从属发射机的头部的等待时间。
因此，主设备现在具有从主参考开始的三个等待时间：主Tx输出的等待时间、从属接收的等待时间、和主往返接收的等待时间。往返等待时间(主等待时间+主返回)/2给出了近似的从属接收等待时间，其精度至少达到参考时钟周期。然后可以使用从属参考到头部的测量来计算输出和输入路径的确切等待时间。因此，主设备现在知道往/返从属设备的等待时间。另外，可以处理输出数据以匹配RTL或PSMI路线。同样，可以使进入数据尾随如下确切的从属参考：该进入数据是从所述从属参考生成的。
最后需要注意，所要求保护的主题通过跟踪从主发射机发送分组头部、从属设备接收到分组头部并将其再发送回主设备的周期，有助于链路等待时间管理，可以与输入和输出等待时间一起计算往返等待时间。
图4描述了具有一个或多个处理器的点对点系统。所要求保护的主题包括数个实施例，其中一个实施例406具有一个处理器(P)，一个实施例402具有两个处理器(P)，并且一个实施例404具有四个处理器(P)。在实施例402和404中，每个处理器耦合到存储器(M)，并且经由网络结构连接到每个处理器，网络结构可以包括链路层、协议层、路由层、传输层和物理层中任一个或全部。该结构有助于从点对点网络的一个协议(归属或高速缓存代理)向另一协议传输消息。如前所述，网络结构的系统支持结合附图1～3所描述的任何实施例。
对于实施例406，单处理器(uni-processor)P经由网络结构链路耦合到图形和存储器控制(示为IO+M+F)，其中网络结构链路对应于分层协议方案。图形和存储器控制耦合到存储器，并且能够经由PCI Express链路进行接收和发送。同样，图形和存储器控制耦合到ICH。另外，ICH经由LPC总线耦合到固件中心(FWH)。同样，对不同的单处理器实施例，处理器可以具有外部网络结构链路。处理器可以具有多个内核，其中这多个内核具有分离或共享的高速缓存，并且每个内核耦合到Xbar路由器和非路由全局链路接口(non-routing global link interface)。这样，外部网络结构链路耦合到Xbar路由器和非路由全局链路接口。
虽然参考具体实施例描述了所要求保护的主题，但是这些描述不意味着限制意义。本领域的技术人员参考对所要求保护的主题的描述，会清楚对所公开的实施例的各种修改，以及所要求保护的主题的替代实施例。因此，可以不脱离权利要求所定义的所要求保护主题的精神或范围而做出这些修改。
Claims (12)
1.一种装置，其通过跟踪点对点体系结构的头部的延迟，来计算串行接口的等待时间，所述装置包括：
参考时钟；
来自主代理的发射机，其耦合到所述点对点体系结构的网络结构，以在从所述参考时钟到头部分组的已知等待时间下进入工作模式；和
来自从属代理的接收机，其耦合到所述点对点体系结构的网络结构，以将来自所述主代理的多个进入通道对准，并基于时钟计算等待时间。
2.如权利要求1所述的装置，其中所述从属代理用来计算等待时间的时钟是离所述从属代理最近的系统参考时钟。
3.一种装置，其通过跟踪点对点体系结构的头部的往返延迟，来计算串行接口的等待时间，所述装置包括：
参考时钟；
来自主代理的发射机，其耦合到所述点对点体系结构的网络结构，以在从所述参考时钟到头部分组的已知等待时间下进入工作的环回模式；
来自从属代理的接收机，其耦合到所述点对点体系结构的网络结构，以将来自所述主代理的多个进入通道对准，并基于时钟计算等待时间，并且将等待时间计算结果插入环回开始分组数据有效载荷中；和
主代理中的主接收机，其计算从参考时钟到接收自所述从属代理的头部的等待时间。
4.如权利要求3所述的装置，其中所述从属代理用来计算等待时间的时钟是离所述从属代理最近的系统参考时钟。
5.一种计算串行接口的等待时间的装置，包括：
主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；
从属接收机，其基于最近的系统参考时钟来确定等待时间；和
基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
6.如权利要求5所述的装置，其中所述从属接收机用来计算等待时间的时钟是离所述从属接收机最近的系统参考时钟，并且与所述主代理所使用的参考时钟不同。
7.一种遵循点对点体系结构且有助于计算串行接口的等待时间的系统，包括：
动态存储器，耦合到所述串行接口以存储用于所述系统的数据；
主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；
从属接收机，其基于最近的系统参考时钟来确定等待时间；和
基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
8.如权利要求7所述的系统，其中所述点对点体系结构遵循分层协议方案。
9.一种遵循点对点体系结构且有助于计算串行接口的输出等待时间和输入等待时间的系统，包括：
主代理，其基于参考时钟和头部分组来确定其发射机的等待时间；
从属接收机，其基于最近的系统参考时钟来确定等待时间；和
基于主等待时间和主往返接收的总等待时间的一半而计算出的往返等待时间。
10.如权利要求9所述的系统，其中所述点对点体系结构遵循分层协议方案。
11.一种装置，其通过跟踪点对点体系结构的分组头部的周期，来计算串行接口的等待时间，所述装置包括：
参考时钟；
来自主代理的发射机，其耦合到所述点对点体系结构的网络结构，以在从所述参考时钟到头部分组的已知等待时间下进入工作的环回模式；
来自从属代理的接收机，其耦合到所述点对点体系结构的网络结构，以将从所述主代理的发射机接收到的多个进入通道对准，并基于时钟计算等待时间，并且将等待时间计算结果插入环回开始分组数据有效载荷中；和
主代理中的主接收机，其计算从参考时钟到从所述从属代理的接收机接收到的头部的等待时间。
12.如权利要求11所述的装置，其中所述从属接收机用来计算等待时间的时钟是离所述从属接收机最近的系统参考时钟，并且与所述主代理所使用的参考时钟不同。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/011,301 | 2004-12-13 | ||
| US11/011,301 US20060168379A1 (en) | 2004-12-13 | 2004-12-13 | Method, system, and apparatus for link latency management |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1801690A true CN1801690A (zh) | 2006-07-12 |
| CN1801690B CN1801690B (zh) | 2011-06-08 |
Family
ID=35414566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200510085421XA Expired - Fee Related CN1801690B (zh) | 2004-12-13 | 2005-07-18 | 用于链路等待时间管理的方法、系统和装置 |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US20060168379A1 (zh) |
| EP (1) | EP1669879B1 (zh) |
| JP (1) | JP2006174400A (zh) |
| KR (1) | KR100613818B1 (zh) |
| CN (1) | CN1801690B (zh) |
| AT (1) | ATE417317T1 (zh) |
| DE (1) | DE602005011560D1 (zh) |
| TW (1) | TWI289011B (zh) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7493228B2 (en) * | 2005-06-23 | 2009-02-17 | Intel Corporation | Method and system for deterministic throttling for thermal management |
| WO2017198304A1 (de) | 2016-05-19 | 2017-11-23 | Siemens Aktiengesellschaft | Verfahren zum schnellen rekonfiguration von gm clocks im tsn network mittels einer expliziten teardown nachricht |
| EP3507925B1 (en) * | 2016-08-30 | 2024-03-13 | Finisar Corporation | Bi-directional transceiver with time synchronization |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999012102A1 (en) * | 1997-09-05 | 1999-03-11 | Sun Microsystems, Inc. | A multiprocessing system including cluster optimization mechanisms |
| US6212171B1 (en) * | 1998-06-22 | 2001-04-03 | Intel Corporation | Method and apparatus for gap count determination |
| US6463092B1 (en) * | 1998-09-10 | 2002-10-08 | Silicon Image, Inc. | System and method for sending and receiving data signals over a clock signal line |
| US6594284B1 (en) * | 1998-09-16 | 2003-07-15 | Cirrus Logic, Inc. | Network synchronization |
| US6289406B1 (en) * | 1998-11-06 | 2001-09-11 | Vlsi Technology, Inc. | Optimizing the performance of asynchronous bus bridges with dynamic transactions |
| US6578092B1 (en) * | 1999-04-21 | 2003-06-10 | Cisco Technology, Inc. | FIFO buffers receiving data from different serial links and removing unit of data from each buffer based on previous calcuations accounting for trace length differences |
| US7006448B1 (en) * | 1999-10-01 | 2006-02-28 | Lucent Technologies Inc. | System and method for measuring network round trip time by monitoring fast-response operations |
| US6646953B1 (en) * | 2000-07-06 | 2003-11-11 | Rambus Inc. | Single-clock, strobeless signaling system |
| US6643752B1 (en) * | 1999-12-09 | 2003-11-04 | Rambus Inc. | Transceiver with latency alignment circuitry |
| US7278069B2 (en) * | 2000-10-31 | 2007-10-02 | Igor Anatolievich Abrosimov | Data transmission apparatus for high-speed transmission of digital data and method for automatic skew calibration |
| JP4097891B2 (ja) * | 2000-11-27 | 2008-06-11 | 三菱電機株式会社 | Ｉｅｅｅ１３９４を用いた同期システム |
| IL142156A0 (en) * | 2001-03-21 | 2002-03-10 | Lightscape Networks Ltd | Method, equipment and system for signaling in a network including ethernet |
| US6766389B2 (en) * | 2001-05-18 | 2004-07-20 | Broadcom Corporation | System on a chip for networking |
| DE10131307B4 (de) * | 2001-06-28 | 2006-06-14 | Infineon Technologies Ag | Verfahren und Bussystem zum Synchronisieren eines Datenaustausches zwischen einer Datenquelle und einer Steuereinrichtung |
| US20030195989A1 (en) * | 2001-07-02 | 2003-10-16 | Globespan Virata Incorporated | Communications system using rings architecture |
| US7225286B2 (en) * | 2002-06-24 | 2007-05-29 | Koninklijke Philips Electronics N.V. | Method to measure transmission delay between 1394 bridges |
| CN1174584C (zh) * | 2002-08-13 | 2004-11-03 | 北京长城鼎兴网络通信技术有限公司 | 一种利用串行总线实现多点通信的方法 |
| US7366790B1 (en) * | 2003-07-24 | 2008-04-29 | Compuware Corporation | System and method of active latency detection for network applications |
| US8533379B2 (en) * | 2003-12-18 | 2013-09-10 | Nxp B.V. | Serial communication device configurable to operate in root mode or endpoint mode |
| US7308517B1 (en) * | 2003-12-29 | 2007-12-11 | Apple Inc. | Gap count analysis for a high speed serialized bus |
| US7095789B2 (en) * | 2004-01-28 | 2006-08-22 | Rambus, Inc. | Communication channel calibration for drift conditions |
| US7483448B2 (en) * | 2004-03-10 | 2009-01-27 | Alcatel-Lucent Usa Inc. | Method and system for the clock synchronization of network terminals |
| US7533285B2 (en) * | 2004-04-22 | 2009-05-12 | Hewlett-Packard Development Company, L.P. | Synchronizing link delay measurement over serial links |
| US7466723B2 (en) * | 2004-06-29 | 2008-12-16 | Intel Corporation | Various methods and apparatuses for lane to lane deskewing |
-
2004
- 2004-12-13 US US11/011,301 patent/US20060168379A1/en not_active Abandoned
-
2005
- 2005-03-17 TW TW094108250A patent/TWI289011B/zh not_active IP Right Cessation
- 2005-03-31 JP JP2005103212A patent/JP2006174400A/ja active Pending
- 2005-04-04 KR KR1020050028062A patent/KR100613818B1/ko not_active IP Right Cessation
- 2005-05-06 EP EP05252808A patent/EP1669879B1/en active Active
- 2005-05-06 DE DE602005011560T patent/DE602005011560D1/de active Active
- 2005-05-06 AT AT05252808T patent/ATE417317T1/de not_active IP Right Cessation
- 2005-07-18 CN CN200510085421XA patent/CN1801690B/zh not_active Expired - Fee Related
-
2013
- 2013-06-10 US US13/913,774 patent/US20140156892A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060066579A (ko) | 2006-06-16 |
| TWI289011B (en) | 2007-10-21 |
| EP1669879A1 (en) | 2006-06-14 |
| TW200620895A (en) | 2006-06-16 |
| EP1669879B1 (en) | 2008-12-10 |
| US20140156892A1 (en) | 2014-06-05 |
| KR100613818B1 (ko) | 2006-08-22 |
| CN1801690B (zh) | 2011-06-08 |
| JP2006174400A (ja) | 2006-06-29 |
| ATE417317T1 (de) | 2008-12-15 |
| DE602005011560D1 (de) | 2009-01-22 |
| US20060168379A1 (en) | 2006-07-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA2082077C (en) | Frame-group transmission and reception for parallel/serial buses | |
| EP2432754B1 (en) | Method and apparatus for synchronising the local time of a plurality of instruments | |
| US7827248B2 (en) | Discovery and self-organization of topology in multi-chassis systems | |
| KR100823385B1 (ko) | 고기능 프로브로부터 논리 분석기로의 정보 전송 방식 | |
| US7701861B1 (en) | Physical layer and physical layer diagnostic system with reversed loopback test | |
| US20110161714A1 (en) | Correlation technique for determining relative times of arrival/departure of core input/output packets within a multiple link-based computing system | |
| US7630385B2 (en) | Multiple domains in a multi-chassis system | |
| TWI289012B (en) | Method and apparatus for local IP address translation | |
| US20090109864A1 (en) | Network card testing system | |
| US20070264730A1 (en) | Redundant acknowledgment in loopback entry | |
| CN105827476A (zh) | 高速PING实现方法和Ping测试方法 | |
| CN1801690B (zh) | 用于链路等待时间管理的方法、系统和装置 | |
| US10530562B2 (en) | Correlating local time counts of first and second integrated circuits | |
| CN101304344A (zh) | 网络性能测试仪时延校准装置及其方法 | |
| CN109194430A (zh) | 一种基于srio的c6678分布式系统时间同步方法及系统 | |
| US20040047408A1 (en) | Data link analyzer | |
| US7366964B2 (en) | Method, system, and apparatus for loopback entry and exit | |
| CN113726592A (zh) | 一种边缘服务器的传输延迟测试方法、系统及相关组件 | |
| US6999891B2 (en) | Independent deskew lane | |
| CN102946335B (zh) | 一种网络状况检测方法及系统 | |
| JP2003204369A (ja) | 信号送受信装置、回路、およびループバックテスト方法 | |
| CN114050838B (zh) | 100Gbps带宽RapidIO信号源 | |
| US20130101076A1 (en) | Polarity Detection | |
| US20230055859A1 (en) | Low Clock Rate MIL-STD-1553B Decoder for Field Programmable Gate Arrays | |
| CN105634644B (zh) | 一种sdh传输的检测方法及系统 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110608 Termination date: 20190718 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |