KR100613818B1 - 연결 대기 시간 관리를 위한 방법, 시스템, 및 장치 - Google Patents

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Abstract

고속 점 대 점 네트워크(pTp)에 대한 연결 대기 시간 관리에 대하여 기술되어 있다. 연결 대기 시간 관리는 대기 시간 정보를 포함하는 헤더의 왕복 지연을 추적함으로써 직렬 인터페이스의 대기 시간의 계산을 용이하게 한다. 따라서, 연결 대기 시간 관리는 테스터, 논리 분석기, 또는 테스트 디바이스들이 직렬 인터페이스를 이용하는 점 대 점 아키텍처에 대한 연결 대기 시간을 정확히 측정하도록 돕는다.
대기 시간(latency), 직렬 인터페이스, 점 대 점 네트워크(pTp), 네트워크 패브릭, 홈 에이전트, 캐싱 에이전트, 왕복 지연(round trip delay)

Description

연결 대기 시간 관리를 위한 방법, 시스템, 및 장치{MEHTOD, SYSTEM, AND APPARATUS FOR LINK LATENCY MANAGEMENT}
도 1은 일 실시예에 의해 이용되는 프로토콜 아키텍처이다.
도 2는 청구된 주제에 따라서 이용되는 물리적 상호 접속을 위한 장치의 블록도이다.
도 3은 일 실시예에 의해 이용되는 연결 대기 시간 관리를 위한 방법에 대한 타이밍도를 예시한다.
도 4는 다수의 실시예들에 의해 이용되는 시스템의 다수의 실시예이다.
<도면의 주요 부분에 대한 부호의 간단한 설명>
304, 306 : 단방향 연결
350 : 송수신 포트
본 발명은 결정론적 동작(deterministic operation)을 위해 연결 대기 시간 관리(link latency management)를 필요로 하는 직렬형 인터페이스에 관한 것이다.
현재의 시스템들은 FSB(Front Side Bus)에 기초하고 공통 클록 기반 인터페이스를 이용한다. 따라서, 결정론(determinism) 및 대기 시간이 기지수(known quantities)이다. 이와 대비하여, 직렬형 인터페이스는 더 이상 일정하지 않은 연결 대기 시간을 갖는다. 그러므로, 결정론 및 반복성(repeatability)은 정확한 결정론적 동작을 보증하기 위해 공들인 설계 및 테스트 지원을 필요로 한다.
주제(subject matter)는 명세서의 결론부에서 각별히 지적되고 명료하게 청구된다. 그러나, 청구된 주제는, 그 목적, 특징 및 이점들과 함께, 구성 및 동작 방법 양쪽 모두에 대하여, 첨부 도면과 함께 이하의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다.
설명을 목적으로, 이하의 설명에서 고속 점 대 점 네트워크(pTp)에 대한 연결 대기 시간 관리를 위한 방법이 기술되고, 본 발명의 철저한 이해를 제공하기 위하여 다수의 상세들이 제시된다. 그러나, 숙련된 당업자라면 본 발명을 실시하기 위하여 이들 특정한 상세들이 요구되지는 않는다는 것을 알 것이다.
현재의 기술 개발 분야는 신뢰성, 가용성, 및 편리성(RAS : reliability, availability, and serviceability)과 관계가 있다. 앞에서 기술한 바와 같이, 현재의 시스템들은 FSB(Front Side Bus)에 기초하고 공통 클록 기반 인터페이스를 이용한다. 따라서, 결정론 및 대기 시간이 기지수이다. 이와 대비하여, 직렬형 인터페이스는 더 이상 일정하지 않은 연결 대기 시간을 갖는다.
청구된 주제는 대기 시간 정보를 포함하는 헤더의 왕복 지연(round trip delay)을 추적함으로써 직렬 인터페이스의 대기 시간의 계산을 용이하게 한다. 따라서, 청구된 주제는 테스터, 논리 분석기, 또는 테스트 디바이스들이 직렬 인터페이스를 이용하는 점 대 점 아키텍처에 대한 연결 대기 시간을 정확히 측정하도록 돕는다. 따라서, PSMI 트레이스들 및 RTL 트레이스들이 생성된다.
일 실시예에서, pTp 아키텍처는 인텔사의 CSI(Common System Interface)에 의해 정의되고 계층 프로토콜 구성(layered protocol scheme)을 지원하는데, 이에 대해서는 다음 단락에서 더 상세히 논의된다. 도 1은 하위 네트워크의 캐시 코히어런스 프로토콜의 개략도의 일례를 예시한다. 캐시 코히어런스 프로토콜의 일례는 2004년에 출원된 계류중인 출원 P18890에 기술되어 있다.
도 1은 일 실시예에 의해 이용되는 프로토콜 아키텍처이다. 이 아키텍처는 네트워크 패브릭(network fabric)에 연결된 복수의 캐싱 에이전트(caching agents) 및 홈 에이전트(home agents)를 도시한다. 예를 들면, 네트워크 패브릭은 계층 프로토콜 구성을 고수하고 연결 계층(link layer), 물리 계층, 프로토콜 계층, 경로 제어 계층(routing layer), 전송 계층(transport layer)의 어느 하나 또는 전부를 포함할 수 있다. 패브릭은 점 대 점 네트워크를 위하여 하나의 프로토콜(홈 또는 캐싱 에이전트)로부터 다른 프로토콜로의 메시지 전송을 용이하게 한다. 일 양태에서, 도면은 하위 네트워크의 캐시 코히어런스 프로토콜의 개략도를 도시한다.
도 2는 청구된 주제에 따라서 이용되는 물리적 상호 접속을 위한 장치의 블록도이다. 일 양태에서, 이 장치는 프로세서, 칩셋, 및/또는 IO 브리지 구성 요소들에 대한 캐시 코히어런트 연결 기반 상호 접속 구성(cache-coherent, link-based interconnect scheme)을 위한 물리 계층을 도시한다. 예를 들면, 물리적 상호 접속은 통합 디바이스의 각각의 물리 계층에 의해 수행될 수 있다. 구체적으로, 물리 계층은 2개의 단방향 연결(uni-directional links)을 포함하는 물리적 상호 접속을 통하여 2개의 포트들 간의 통신을 제공한다. 구체적으로, 제1 통합 디바이스의 제1 송신 포트(350)로부터 제2 통합 디바이스의 제1 수신 포트(350)로 하나의 단방향 연결(304)이 형성된다. 마찬가지로, 제2 통합 디바이스의 제1 송신 포트(350)로부터 제1 통합 디바이스의 제1 수신 포트(350)로 제2의 단방향 연결(306)이 형성된다. 그러나, 청구된 주제는 2개의 단방향 연결에 한정되지 않는다. 숙련된 당업자라면 청구된 주제가 양방향 연결(bi-directional links) 등과 같은 임의의 알려진 신호 기법들(signaling techniques)을 지원한다는 것을 알 것이다.
도 3은 일 실시예에 의해 이용되는 연결 대기 시간 관리를 위한 방법에 대한 타이밍도를 예시한다. 이 타이밍도는 기준 클록(Ref 클록으로 도시됨)으로부터 헤더 패킷(헤더로 도시됨)까지의 알려진 대기 시간을 갖고 루프 백 모드(loop back mode)로 들어가는 마스터 에이전트(마스터 TX로 도시됨)를 도시한다. 예를 들면, 알려진 대기 시간은 화살표로 도시된 2개의 신호 간의 차이이다. 후속하여, 슬레이브 수신기(슬레이브 RX로 도시됨)는 송신기로부터의 복수의 착신 레인들(incoming lanes)을 정렬(align)시킨다. 따라서, 시스템 기준 클록으로부터의 대기 시간이 계산된다. 일 실시예에서, 선택된 시스템 기준 클록은 슬레이브 수신기에 가장 가까운 시스템 기준 클록이고 정렬을 위해 마스터 송신기에 의해 사용되는 동일한 기준 클록 에지가 아닐 수 있다. 슬레이브 수신기는 루프백 시작 패킷 데 이터 페이로드(loop back start packet data payload) 내에 대기 시간 계산을 삽입한다. 일 실시예에서, 슬레이브는 또한 수신기 정렬 레지스터들로부터의 대기 시간을 송신기 출력에 삽입할 수도 있다. 후속하여, 마스터는 기준 클록으로부터 슬레이브 송신기로부터 수신된 헤더까지의 대기 시간을 계산한다.
그러므로, 마스터 디바이스는 이제 마스터 기준으로부터의 3개의 대기 시간: 마스터 Tx 출력, 슬레이브 수신, 및 마스터 왕복 수신의 대기 시간을 갖게 된다. 왕복 대기 시간(round trip latency)(마스터 대기 시간 + 마스터 귀환(master return))/2는, 적어도 기준 클록 사이클의 정확도까지, 슬레이브 수신에 근사한 대기 시간을 제공한다. 그 후 발신(outbound) 및 착신(inbound) 경로에 대한 정확한 대기 시간이 헤더 측정에 대한 슬레이브 기준을 이용하여 계산된다. 따라서, 마스터 디바이스는 이제 슬레이브로의 및 슬레이브로부터의 대기 시간을 알게 된다. 더욱이, 발신 데이터는 RTL 또는 PSMI 트레이스들을 매칭시키도록 처리될 수 있다. 마찬가지로, 착신 데이터는 그것이 발생된 정확한 슬레이브 기준에 태그(tag)될 수 있다.
마지막으로, 청구된 주제는 패킷 헤더가 마스터 송신기로부터 송신되고, 슬레이브에 의해 수신되고 마스터로 다시 재송신되는 사이클을 추적함으로써 연결 대기 시간 관리를 용이하게 하고, 왕복 대기 시간은 착신 및 발신 대기 시간과 함께 계산될 수 있다.
도 4는 하나 이상의 프로세서들을 갖는 점 대 점 시스템을 도시한다. 청구된 주제는 몇 개의 실시예, 즉 하나의 프로세서를 갖는 실시예(406), 2개의 프로세 서(P)를 갖는 실시예(402) 및 4개의 프로세서(P)를 갖는 실시예(404)를 포함한다. 실시예들(402 및 404)에서, 각각의 프로세서는 메모리(M)에 연결되고 네트워크 패브릭을 통하여 각각의 프로세서에 접속되고, 네트워크 패브릭은 연결 계층, 물리 계층, 프로토콜 계층, 경로 제어 계층, 전송 계층의 어느 하나 또는 전부를 포함할 수 있다. 패브릭은 점 대 점 네트워크를 위하여 하나의 프로토콜(홈 또는 캐싱 에이전트)로부터 다른 프로토콜로의 메시지 전송을 용이하게 한다. 앞에서 기술한 바와 같이, 네트워크 패브릭의 시스템은 도 1-3과 관련하여 도시된 실시예들 중 어느 것이든 지원한다.
실시예(406)에서는, 단일 프로세서(P)가, 계층 프로토콜 구성에 대응하는 네트워크 패브릭 연결을 통하여, IO+M+F로 도시된 그래픽 및 메모리 제어부(graphics and memory control)에 연결된다. 그래픽 및 메모리 제어부는 메모리에 연결되고 PCI 고속 연결(Express Links)을 통하여 송수신이 가능하다. 마찬가지로, 그래픽 및 메모리 제어부는 ICH에 연결된다. 또한, ICH는 LPC 버스를 통하여 펌웨어 허브(FWH)에 연결된다. 또한, 상이한 단일 프로세서 실시예에서는, 프로세서는 외부 네트워크 패브릭 연결들을 가질 것이다. 프로세서는 분할 또는 공유 캐시들(split or shared caches)을 갖는 다수의 코어들을 가질 수 있고, 이 경우 각각의 코어는 Xbar 라우터 및 논-라우팅 글로벌 연결 인터페이스(non-routing global links interface)에 연결된다. 따라서, 외부 네트워크 패브릭 연결들은 Xbar 라우터 및 논-라우팅 글로벌 연결 인터페이스에 연결된다.
이상과 같이, 청구된 주제는 특정 실시예들과 관련하여 설명되었지만, 이 설 명은 한정적인 의미로 해석되어서는 안 된다. 청구된 주제의 대체 실시예들들은 물론, 개시된 실시예의 갖가지 변형들이 청구된 주제에 대한 설명을 참조한 숙련된 당업자에게는 명백할 것이다. 따라서, 그러한 변형들은 첨부된 청구항들에서 한정된 청구된 주제의 의미 또는 범위를 벗어나지 않고 이루어질 수 있는 것으로 생각된다.
본 발명에 따르면, 대기 시간 정보를 포함하는 헤더의 왕복 지연(round trip delay)을 추적함으로써 직렬 인터페이스의 대기 시간이 용이하게 계산되고, 따라서 테스터, 논리 분석기, 또는 테스트 디바이스들이 직렬 인터페이스를 이용하는 점 대 점 아키텍처에 대한 연결 대기 시간을 정확히 측정할 수 있게 된다.

Claims (12)

  1. 점 대 점 아키텍처(point-to-point architecture)에 대한 헤더의 지연을 추적함으로써 직렬 인터페이스의 대기 시간(latency)을 계산하는 장치로서,
    기준 클록과;
    상기 점 대 점 아키텍처의 네트워크 패브릭(network fabric)에 연결되어, 상기 기준 클록으로부터 헤더 패킷까지의 알려진 대기 시간을 갖고 동작 모드에 들어가는, 마스터 에이전트(master agent)로부터의 송신기와;
    상기 점 대 점 아키텍처의 네트워크 패브릭에 연결되어, 상기 마스터 에이전트로부터의 복수의 착신 레인들(incoming lanes)을 정렬시키고 클록에 기초하여 대기 시간을 계산하는, 슬레이브 에이전트(slave agent)로부터의 수신기
    를 포함하는 장치.
  2. 제1항에 있어서, 상기 슬레이브 에이전트가 상기 대기 시간을 계산하기 위한 클록은 상기 슬레이브 에이전트에 가장 가까운 시스템 기준 클록인 장치.
  3. 점 대 점 아키텍처에 대한 헤더의 왕복 지연(round trip delay)을 추적함으로써 직렬 인터페이스의 대기 시간을 계산하는 장치로서,
    기준 클록과;
    상기 점 대 점 아키텍처의 네트워크 패브릭에 연결되어, 상기 기준 클록으로 부터 헤더 패킷까지의 알려진 대기 시간을 갖고 동작 모드에 들어가는, 마스터 에이전트로부터의 송신기와;
    상기 점 대 점 아키텍처의 네트워크 패브릭에 연결되어, 상기 마스터 에이전트로부터의 복수의 착신 레인들을 정렬시키고 클록에 기초하여 대기 시간을 계산하고 루프 백 시작 패킷 데이터 페이로드(loop back start packet data payload) 내에 대기 시간 계산을 삽입하는, 슬레이브 에이전트로부터의 수신기와;
    기준 클록으로부터 상기 슬레이브로부터 수신된 헤더까지의 대기 시간을 계산하는, 상기 마스터 에이전트 내의 마스터 수신기
    를 포함하는 장치.
  4. 제3항에 있어서, 상기 슬레이브 에이전트가 상기 대기 시간을 계산하기 위한 클록은 상기 슬레이브 에이전트에 가장 가까운 시스템 기준 클록인 장치.
  5. 직렬 인터페이스의 대기 시간을 계산하는 장치로서,
    기준 클록 및 헤더 패킷에 기초하여 그것의 송신기의 대기 시간을 결정하는 마스터 에이전트와;
    가장 가까운 시스템 기준 클록에 기초하여 대기 시간을 결정하는 슬레이브 수신기와;
    마스터 대기 시간 및 마스터 왕복 수신에 대한 대기 시간의 합계의 1/2에 기초하여 계산되는 왕복 대기 시간(round trip latency)
    을 포함하는 장치.
  6. 제5항에 있어서, 상기 슬레이브 수신기가 상기 대기 시간을 계산하기 위한 클록은 상기 슬레이브 수신기에 가장 가까운 시스템 기준 클록이고 상기 마스터 에이전트에 의해 이용되는 기준 클록과 동일하지 않은 장치.
  7. pTp 아키텍처를 고수하고 직렬 인터페이스에 대한 대기 시간의 계산을 용이하게 하는 시스템으로서,
    상기 직렬 인터페이스에 연결되어 상기 시스템에 대한 데이터를 저장하는 다이내믹 메모리와;
    기준 클록 및 헤더 패킷에 기초하여 그것의 송신기의 대기 시간을 결정하는 마스터 에이전트와;
    가장 가까운 시스템 기준 클록에 기초하여 대기 시간을 결정하는 슬레이브 수신기와;
    마스터 대기 시간 및 마스터 왕복 수신에 대한 대기 시간의 합계의 1/2에 기초하여 계산되는 왕복 대기 시간
    을 포함하는 시스템.
  8. 제7항에 있어서, 상기 pTp 아키텍처는 계층 프로토콜 구성(layered protocol scheme)을 고수하는 시스템.
  9. pTp 아키텍처를 고수하고 발신 및 착신 대기 시간(outbound and inbound latency)에 대한 직렬 인터페이스에 대한 대기 시간의 계산을 용이하게 하는 시스템으로서,
    기준 클록 및 헤더 패킷에 기초하여 그것의 송신기의 대기 시간을 결정하는 마스터 에이전트와;
    가장 가까운 시스템 기준 클록에 기초하여 대기 시간을 결정하는 슬레이브 수신기와;
    마스터 대기 시간 및 마스터 왕복 수신에 대한 대기 시간의 합계의 1/2에 기초하여 계산되는 왕복 대기 시간
    을 포함하는 시스템.
  10. 제9항에 있어서, 상기 pTp 아키텍처는 계층 프로토콜 구성을 고수하는 시스템.
  11. 점 대 점 아키텍처에 대한 패킷 헤더의 사이클을 추적함으로써 직렬 인터페이스의 대기 시간을 계산하는 장치로서,
    기준 클록과;
    상기 점 대 점 아키텍처의 네트워크 패브릭에 연결되어, 상기 기준 클록으로부터 헤더 패킷까지의 알려진 대기 시간을 갖고 루프 백 동작 모드(loop back mode of operation)에 들어가는, 마스터 에이전트로부터의 송신기와;
    상기 점 대 점 아키텍처의 네트워크 패브릭에 연결되어, 상기 마스터 에이전트의 송신기로부터 수신된 복수의 착신 레인들을 정렬시키고 클록에 기초하여 대기 시간을 계산하고 루프 백 시작 패킷 데이터 페이로드 내에 대기 시간 계산을 삽입하는, 슬레이브 에이전트로부터의 수신기와;
    기준 클록으로부터 상기 슬레이브 에이전트의 수신기로부터 수신된 헤더까지의 대기 시간을 계산하는, 상기 마스터 에이전트 내의 마스터 수신기
    를 포함하는 장치.
  12. 제11항에 있어서, 상기 슬레이브 수신기가 상기 대기 시간을 계산하기 위한 클록은 상기 슬레이브 수신기에 가장 가까운 시스템 기준 클록이고 상기 마스터 에이전트에 의해 이용되는 기준 클록과 동일하지 않은 장치.
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