CN1798065A

CN1798065A - 从高功能性探测器到逻辑分析器的信息输送方案

Info

Publication number: CN1798065A
Application number: CNA2005100995701A
Authority: CN
Inventors: R·格拉斯; M·纳瓦达
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 2004-12-30
Filing date: 2005-09-08
Publication date: 2006-07-05
Anticipated expiration: 2025-09-08
Also published as: EP1686479A3; US20060155843A1; KR100823385B1; TW200629813A; TWI317586B; EP1686479A2; KR20060079076A; CN100542101C

Abstract

描述了一种方法，包括通过将信息分成分离片并将每个分离片在其自己的点对点链接上向逻辑分析器主机发送来传输从点对点链接捕获的信息。点对点链接是基于链接的计算系统的一部分。

Description

从高功能性探测器到逻辑分析器的信息输送方案

发明领域

本发明一般涉及用于基于链接的计算系统的调试/确认/测试工具；且尤其涉及用于将数据和控制信息从高功能性探测器传送到逻辑分析器用于存储的信息输送方案。

发明背景

图1a是总线120的示图。总线120是“共享媒介”，用于在电子组件101a-10Na和110a之间输送通信的多点通信结构。共享媒介表示：相互通信的组件101a-10Na和110a物理上共享并连接到相同的并行信号电子布线120。这样，布线120是由组件101a-10Na和110a中的任一个使用的共享资源，以便与其中的另一个进行通信。例如，如果组件101a希望与组件10Na通信，组件101a将沿布线120将信息发送到组件10Na；如果组件103a希望与组件110a通信，则组件103a将沿相同布线120将信息发送到组件110a，等等。

计算系统通常使用多点总线。例如，相对于特定IBM兼容PC机，总线120对应于PCI总线，其中组件101a-10Na对应于“I/O”组件(例如，LAN连网适配器卡、调制解调器、硬盘存储装置等)且组件110a对应于I/O控制集线器(ICH)。作为另一个实例，相对于特定多处理器计算系统，总线120对应于“前端”总线，其中组件101a-10Na对应于微处理器而组件110a对应于存储器控制器。

由于被称作“电容性负载”和“非均匀传输线信号完整性降级”的结果，随着计算系统速度的增长，总线越来越缺乏实效性。基本上，随着任一布线的电容性负载增加，布线可以输送信息的最大速度就降低。这样，布线的电容性负载及其布线速度之间就存在逆相关。添加到布线上的每个组件都会引起布线电容器负载的增加。同样，在增加频率时，作为拓扑复杂性(分支和任何其它点处的传输线的阻抗变化的不连续)、电介质中的高频损耗、信号间耦合和其它高频效应的结果，构成总线的传输线路经受更多的信号完整性降级。因此，由于总线通常耦合多个组件，所以总线布线120通常被认为具有大量电容性负载并具有其它传送速率限制信号降级问题。

过去，当计算系统时钟速度相对较慢(例如，100MHz以下)时，计算系统总线上的电容性负载不是严重的问题，因为总线布线的降级的最大速度(由于电容性负载和其它降级效应)对于适应技术系统的内部时钟速度所必需的传送速率来说仍能较好的匹配。这至少对于某些现今的计算系统来说就不一样的。随着计算系统时钟速度逐年持续提升，当今的计算系统的速度达到(和/或可能超过)大量负载电容和/或呈现其它高频降级效应的布线(诸如总线布线120)的最大速度性能。

因此，计算系统转移到“基于链接”的组件—到—组件互连方案。图1b示出了相对于图1a的多点配置的点对点链接互连系统的比较实例。根据图1b的方案，计算系统组件101a-10Na和110a通过高速双向点对点链接130₁到130_N的网络140互连。每个点对点链接都包括在第一方向上发送信息的第一单向点对点链接，以及在与第一方向相反的第二方向上发送信息的第二单向点对点链接。因为单向点对点链接通常具有单个端点和简单的无分支拓扑，所以其电容性负载和其它高频降级效应实质上小于共享媒体总线的那些。

每个单向点对点链接都可由铜或光纤电缆以及合适的驱动器和接收器(例如，用于铜基电缆的简单或差分线路驱动器和接收器；以及用于光纤电缆的激光或LED电/光发送器以及光/电接收器等)构成。图1b中观察到的网络140的简单之处在于每个组件都通过点对点链接而连接到所有其它组件。在更复杂的方案中，网络140具有附加元件，诸如链接转发器和/或路由/交换节点。这里，所有组件都不需要通过点对点链接耦合到所有其它组件。取而代之，通过路由/交换节点产生多个链接上的跳点，以便将信息从源组件传输到目的组件。根据实现情况，路由/交换功能可以在网络内是孤立的，或者可以集成入计算系统的实质性组件(例如，处理器、存储器控制器、I/O单元，等)。

在基于总线的计算系统中，逻辑分析器用于“窥探”计算系统内的总线，以调试计算系统内发生的信息流。但是由于基于链接的计算系统的出现，新的逻辑分析器设计就是必要的。

附图说明

附图中，本发明示为实例，而非限制，其中相同的标号表示相同的元件，其中：

图1a示出了通过多点总线互连的组件；

图1b示出了通过点对点链接网络互连的组件；

图2示出了逻辑分析器探测架构，它用于将从基于链接的计算系统内探测的点对点链接提取的信息从链接通信捕获和协议解码前端经由专用串行链接传递到通常在观察系统之外的后端用于跟踪存储；

图3示出了并行分组信息内容格式，图2的架构可设计成从探测的点对点链接到存储模块的下游传递；

图4示出了从链接方接口发送到主机方接口的转移分组的实例；

图5示出了信令协议/格式的实例，其中图2的架构可设计成在它将并行分组向下游传递时实现。

具体实施方式

图2示出了逻辑分析器探测的架构，用于传递从基于链接的计算系统内探测的点对点链接提取的信息。根据图2的描述，链接202对应于具有相应驱动器201和接收器203的基于链接的计算系统内的任何单向点对点链接。探测架构包括：1)链接方逻辑分析器接口221；2)主机方逻辑分析器接口222；以及3)在接口221和222之间的多个点对点链接214。如以下更详细地描述的，点对点链接214允许负责实际向用户显示其测量结果的那部分逻辑分析器(例如，计算系统233)与链接方逻辑分析器接口221物理上分开。

由于基于链接的计算系统具有在超过传统基于总线的计算系统距离的距离上传播开的电位，所以允许探测链接物理上与逻辑分析器的“主机”(例如，其主机架，显示器，用户接口和/或控制中心)分离将允许从中心位置监控所跟踪的基于链接计算系统内传递的通信量，而被探测的链接本身实际在有效距离上传播开。此外，多个链接214允许从探测链接202采集的信息以高速率按“转移”分组的形式“向下游”传递(即，离开链接且在逻辑分析器内更深处)。这样，就可实现高性能逻辑分析器。

图2架构的着眼点在于位于“探测链接202之外”的高智能装置，称作捕获控制器204。这样，捕获控制器204位于物理耦合到被探测链接202的逻辑分析器接口221上。在一实施例中，捕获控制器204(或者捕获控制器和链接202之间的电路)包括功率分配器和再驱动器205电路，它：1)将驱动器201驱动的信号分成一对信号；以及2)对于这对信号，再驱动链接202的剩余部分上的第一信号到接收器203以及将第二信号引导入捕获控制器204，从而可以探测链接信息内容。这种电路允许充分观察链接202，同时不将禁止的传播延迟加入如驱动器201和接收器203之间的链接。

在一实施例中，链接专用的“协议知道(protocol aware)”捕获控制器204能执行以下功能：1)识别分组边界和链接202上的单独分组；2)理解链接202上分组的首部内容；3)将链接202上特定“寻找”分组存在的识别，用作为分组捕获过滤和用于触发事件检测的控制(通过匹配分组首部或具有链接202上的具有专门数据有效负载，作为被程序性地告知寻找专门分组类型的捕获控制器204的结果)；4)提供对链接202上出现的有效负载和/或分组首部内找到的信息跟踪的捕获；5)理解链接状态(例如，“初始化”、“停机”、“活动”等)；6)提供一个或多个“触发”信号211到下游电路作为解码信息，所述“触发”信号表示已出现一寻找事件(诸如，特定寻找分组或分组序列在链接上的出现)(注意：连同触发信号本身一起，捕获控制器204还将提供附加信息，诸如寻找分组的有效负载的特定部分的解码或者寻找分组的身份或类型)，以及7)指示单个分组序列或分组序列周期是否被存储或已被撤消、在数据流中形成间隙、测量间隙计时并作为每个间隙末端处的时标值传递。

因此，参考图2中观察的捕获控制器204的输入和输出，“原始数据”输出235对应于呈现出链接202上已出现的分组的首部和/或有效负载信息的输出；且，“解码信息”输出236对应于呈现出链接上已出现的特定类型分组识别(例如，链接初始化分组、基于链接的计算系统中使用的请求分组、基于链接的计算系统中使用的数据分组、基于链接的计算系统中使用的控制分组，等)或者呈现出特定类型的链接事件或状态(例如，活动、初始化、再初始化等)的输出。触发输出211用于提供前述触发信号。

滤波器输出250用于向每个接收分组发信号，关于是否在该点及时出现与过滤间隙相对的有效的分组或时标。仅仅有效的分组和时标在队列215中被累积，以便在传输控制器209的控制下通过链接214作为转移分组传递用于存储。控制输入212用于编程捕获控制器204，以寻找链接202上的特定分组/事件，并响应于此，在输出235/236/211/250处提供链接202信息的解码。从主机233到链接方221和主机方222接口的通信输入251、252分别允许设定这些和其它参数。

可以想象，可以用高密度逻辑半导体装置(例如，用CMOS电路(例如，ASIC)制造的超大规模或大规模集成电路)实现包括捕获控制器204的整个链接方逻辑分析器接口221。可以理解，当前不需要讨论关于捕获控制器204的具体设计细节，因为本申请只针对将捕获控制器204提供的信息传递到逻辑分析器下游的方式，还因为本领域的普通技术人员都能在适当实验的基础上设计执行上述功能的捕获控制器。

捕获控制器204的系统链接202分组原始数据235以及从时标207的当前值和经由寄存器208的时标207的以前保存值计算出的过滤的周期耗用时间的输入是对多路复用器206的输入，该多路复用器选择这些中的一个或另一个用于传递到传输处理链210中的队列。

根据典型操作，捕获控制器204通常会坐等时间周期，等待要跟踪的链接202上出现特定“寻找”分组，对比不被跟踪的当前不感兴趣的分组(即，空闲分组或不涉及特定目标系统链接代理/功能的分组)。例如，如果捕获控制器204被编程为仅在每次链接202上出现具有命令＝“ABC”和具有数据有效负载“012…7”的分组时进行识别和捕获；且如果在链接202上仅如此经常出现具有“ABC”+“012…7”的分组(例如，每隔5毫秒)；则捕获控制器204将仅具有如此经常被存储的分组信息。时标结构207和208用于向实质捕获控制器输出之间耗用的时间量跟踪提供精确测量和存储。

这样，继续当前实例，如果具有“ABC”+“012…7”的链接202上分组的第一和第二实例之间耗用5毫秒；则时标结构207和208将用于通过捕获控制器204传递一事实，即在第一分组到达和第二分组到达之间链接上耗用了5毫秒。在特定实施例中，5毫秒的耗用时间的时标将与第二分组的内容和解码的指示一起从链接方接口221向下游传递到主机方接口222。

这样，从主机方接口222看来，主机方接口222将首先接收第一分组到达的指示(即，该分组的内容和解码)。接着，稍后(约5毫秒后)，主机方接口222将首先接收5毫秒的时标值，紧接着是第二分组内容和解码信息。随后，逻辑分析器可解释该信息流，以表示第二分组在第一分组后5毫秒到达，如链接202上测量的。

时标结构本身如下工作。链接202上出现最近的寻找到(即，非过滤)特征分组时的本地设备计时器值(时标)被存入寄存器208。因此，如果具有“ABC”+“012…7”的第一分组在绝对时间1.020秒处出现于链接202上，则在该第一分组出现时1.020的值将被存储于寄存器208中并保留到第二分组出现后。

响应于装置测量的绝对时间1.025秒处的第二分组的出现(即，第一分组出现后5毫秒)，捕获控制器204将选择多路复用器206的时标输入，从而耗用时间(前时标值减去当前时标值)可以向下游传递到主机方接口222。随后，1.025秒的新绝对时间将被传递到寄存器208，以便用链接202上最近寻找特征的出现的绝对时间更新寄存器208。

应注意，将会期望具有“ABC”+“012…7”的有效负载的第一和第二分组的到达，如通过从捕获控制器204声明过滤信号250为“启用捕获”状态所表示的，将使传输控制器209首先存储时标延迟值并随后存储后续未过滤链接分组到队列215中，用于向下游发送。这样，在链接202上出现第一分组时，捕获控制器将在过滤线路250上发出滤波器＝“启用捕获”值和选择使用信号213到多路复用器206，以便将具有“ABC”+“012…7”的每个分组的输出235处的分组内容和解码传递到队列215。响应于指示“启用捕获”的过滤信号，传输控制器209将总线242的信息存入队列215。同时，捕获控制器将使具有1.025秒绝对时间的时标计数器207值输入寄存器208。

在链接202上出现第二分组时，捕获控制器204将在与最后过滤分组相对应的周期内选择由多路复用器206输出的时标延迟输入(当前和以前输入的时标值之间的差)，随后在与第二分组相对应的周期内选择到多路复用器206的输入235。对于这些中的每一个，捕获控制器将再次发出线路250上声明为“启用捕获”的过滤信号。响应于过滤信号的声明，在一实施例中，传输控制器209将存储已经过的耗用延迟以及分组到队列215总，用于在队列中有足够数据可用时发送到主机方接口。

这样，主机方接口222将接收链接202上耗用5毫秒的指示以及第二分组的内容。因此，逻辑分析器主机能正确地合计链接202上出现的具有“ABC”+“012…7”的有效负载的分组隔开5毫秒时间周期的事实。1.025秒的绝对时间也将被传递入寄存器208，以准备寻找分组的第三次到达。随后，上述对第二分组的过程将被重复，以寻找链接202上分组的每次出现。

应注意，可想象，捕获控制器204可配置成在链接202上同时寻找多种分组或时间。例如，该捕获可用被配置成寻找具有有效负载“000…0”的分组以及具有有效负载“000…1”的分组。如果是，则除在输出235处提供的并与捕获控制器的总线242中的输出236组合的信息以外，操作将同上述的一致。这样，如果第一分组具有有效负载“000…0”且如果第二分组具有有效负载“000…1”，则输出236将对第一分组指示有效负载“000…0”的检测分组(如上所述)但将代替对第二分组指示有效分组“000…1”的分组，同时原始数据输出235将包含每一个的实际分组内容。

在其它操作与上述相同的情况下，逻辑分析器主机可正确地理解为：具有有效负载“000…1”的分组出现于链接202上，其中延迟等于在具有有效负载“000…0”的分组出现于链接202上后作为时标延迟通过的延迟。在以上两个实例中，尽管输出235用于指示分组的精确有效负载内容。可假定：具有寻找分组身份的解码信息236可以被识别出具有编码值(例如，00＝“000…0”的有效负载；01＝“000…1”的有效负载)或者单独的解码分组标识符(“匹配”)位。

接着，来自输出235的时标信息和实质信息或来自多路复用器206的时标延迟以及通过用于在链接214上作为转移分组发送的传输信道处理链直接传递到捕获控制器204的总线242的解码信息236的路由被描述。在一实施例中，从链接方接口221到主机方接口222的信息传递可以示为“横向”分组。这样，链接214中的每个链接都被示为用于输送转移分组的不同片的通路(lane)，所述输送分组通过并行链接214并行输送到主机方接口222。

这里，可以理解，尽管可想象，从接口221输送到接口222的横向LAI到主机分组可承载与从链接202捕获的那些分组完全一致的内容(例如，从链接202捕获的整个分组出现于捕获控制器输出235处并被横向路由通过链接214的子集一直到接口222)，由于提供解码信息和/或其它辅助信息的输送，在所有情况下，路由通过链接214直到接口222的横向转移分组不是链接202上出现的它们所参照的分组的简单精确拷贝。

特别是，这些转移分组不仅承载目标链接分组内容，还承载来自分组和时标的选定解码(触发器)，以及链接214控制和错误检测信息。同样，目标系统链接202分组可以由系统链接202上的许多原始转移分组构成，因此其总内容可比从链接接口221到主机方222逻辑的单链接214转移分组传送中能承载的总内容更大。在这种情况中，转移要求组装连续系统链接202分组成为链接214上出现的多个链接方221到主机方222的转移分组(参见图4的区域402)。

图3示出了链接214上呈现的横向转移分组的实施例。参考图2和3，横向转移分组的宽度是编码数据的N+Y个单元(例如，数据的N+Y个编码字节)，其中有效负载是链接原始数据或者时标延迟的编码系统的N个单元(通过多路复用器206选择)，而解码信息是从捕获控制器204产生作为解码信息236的编码数据的Y个单元。因此，如图3所示，横向转移分组的有效负载301消耗通路1到N，且横向转移分组的解码信息302消耗通路N+1到N+Y。图2的链接/通路214对应于图3的链接/通路314。编码数据的单元是编码某固定量数据的结果。例如，在8B/10B编码的情况中，编码数据的单元是通过编码数据字节形成的10字节。

根据图2和3的方法，横向转移分组的有效负载301与解码系统链接信息236并行地输送多路复用器206提供的信息(系统链接分组内容235或耗用时标值)。这样，任何特定横向转移分组301的有效负载输送来自链接202上捕获的分组的时标信息或有效负载信息，并总是包括来自捕获控制器204的解码信息235。

这里，由于通路1到N中的每一条通路承载横向转移分组有效负载301的不同片，不言而喻的是，多路复用器206被分成N个部分，N个部分的每个部分都对应于N通路处理信道210₁到210_N的不同的一个以及链接214到主机的相应有效负载通路。这样，多路复用器206输出242初始(在与解码信息235合并前)被画作一个N宽度信道，其中N个部分中的每一个都对应于要编码的来自多路复用器206的数据的不同子集(单元)。在到达通路处理信道210_n+1到210_N+Y之前，解码信息236与多路复用器206的输出合并到总线242中。

对于表示为Y宽信道的“解码信息”，Y个部分的每个单元都对应于解码信息236的不同子集(单元)。例如，在一实施例中，N和Y个部分中的每一个都分别对应于多路复用器206的输出处提供的信息和解码信息236的不同字节(8位)。

因此，如果链接214通路的数量是96，其中80个用于有效负载且16个用于解码信息(即，N＝80和Y＝16)，则还有80个部分的通路处理信道210₁到210_N用于有效负载，每一个都具有8位宽输入并从多路复用器206的80字节宽部分接收输入，组合链接被捕获的通信量235或时标。用于链接214的其余16个通路的其余的通路处理信道210₈₁到210₉₆接收接收用于在捕获控制器204中的解码信息236的输入。

传输控制器209负责监视从链接方逻辑分析器接口221到主机方逻辑分析器接口222的信息流。特别是，传输控制器209识别链接202通信量(它与相应的分组解码信息并行地被格式化为原始分组或时标延迟)何时积聚于要编码并在链接214上向下游发送的队列215中。

图2详细示出了通路处理信道210₁的实施例，它被用于处理捕获控制器204经由总线242提供的数据的N+Y个单元中的第一个单元数据。当总线242上的每组信息由过滤器信号250指示为有效以便存储时，传输控制器将该信息存入队列215。对于图5，将更详细地描述CRC发送器342和多路复用器216的作用。暂时忽略这些项，为主机233存储的信息单元，当它们在队列215中排队时被积聚并最终从队列215传递到编码器217，用于编码。

编码方案可以设计为包含显著减少从不平衡数据模式产生点对点链接上的数据破坏的可能性的特点(例如，“全1”或“全0”)。当前编码的最普通类型是8b/10b，尽管还有其它类型(例如，4b/5b，64b/66b)。编码器是被设计用于实现编码功能的电路。

一旦每个数据单元都被编码，则它经过并行到串行转换器218并由电路板或构成链接214的同轴电缆或光缆上的驱动器219驱动(可能通过电或光纤连接器220)。应注意，在铜电缆的情况中，接口221和222之间的驱动信号可以是差动终结或单终结。如果来自捕获控制器的输出总线242被分成N+Y个部分，则假定处理信道210₁到210_N+Y中的每一个都将发送相应的编码数据单元直到接口222。

如果分组的有效负载在不同通路上在不同时间到达接口222，则主机方接口222通过合适的校准协议和机制将按需要能正确排列横向转移分组的有效负载的不同片。参考图5将更详细地描述这种合适的校准协议的讨论。应注意，在光纤缆线的情况中，发送处理链产生的编码数据的不同单元可以在普通光纤链接上被波分复用(即，链接214减少到较小数量，或者甚至是单个物理链接)。

图4示出了链接214上转移分组流的示例。通过多路复用器216的合适数据结构的选择(CRC或分组数据/解码)并随后在其相应通路上由编码器317编码，通过串行化器219串化，并由驱动器219驱动(可能通过诸如连接器200的连接器)，而简单地构成链接214的链接方转移分组。

包括用于目标和并行解码信息以及CRC的原始分组数据或时标延迟置换的所有转移分组有效负载信号值都通过多路复用器216利用传输控制器209发送的信号239进行选择。通过控制线240和编码器217(即，编码器217生成协议控制信号)，同时在所有通路处理信道中由传输控制器选择协议控制信号(用于链接训练以及主机方存储同步、启动及停止所必需的Kcom和任何其它)。

由传输控制器209控制用于N+Y个链接通路214中每一个的经过多路复用器216的合适CRC或排队分组有效负载/解码的正确选择。传输控制器209保持跟踪加载入队列215的分组，和当在足够可用于允许编码时选择用于编码和发送到主机的值组。如果没有足够的队列数据可用，则传输控制器换成发送与转移分组(例如，参见图4的区域401)相对应的一个或多个Kcom+CRC对，直到再次有足够的数据在队列中以在N+Y通路的全宽度上编码和发送。

当每个通路中都有队列数据时，传输控制器在N+Y通路的全宽度上发送有效负载和解码信息，(例如，分别参见区域402，403，404中，第一到第三402、第四403和第五404转移分组，其分别对应于链接202上观察到的零402、第一403和第二404链接分组)。

这继续到捕获控制器声明触发信号211，指示是停止存储捕获值的时候，在这点上传输控制器仅开始发送Kcom+CRC对(例如，如图4的区域405所示)，向主机接口指示不存在要存储的进一步数据(实际上，表现为等同于在没有从捕获控制器传送数据时的发送)。由于Kcom和CRC对(区域401和405)仅是其上添加的链接214控制和错误检测，这些都被处理以确保维持同步和转移完整性，但不存储于主机方接口逻辑分析器中。结果，一旦链接方开始转移连续Kcom和CRC对，则主机计算机系统233可以在它有空时关闭主机方接口222中的捕获，而不必准确地同步使主机方接收处理链的关闭，允许主机方接口划分成多个并行装置，诸如商业FPGAs。

由于所有主机方接收处理链225在所有时候都是从链接214接收相同的控制分组，所以它们容易建立和维持较佳的同步，即使主机方接口222被划分成实现某些接收处理信道(以减少相对于全链接214宽度的宽度)和复制全接收器控制器223的独立装置。经由链接214上传递的协议的单链接方接口221的跟踪捕获/过滤/停止的中心控制消除了对划分的主机方接口的需要，从而支持用于为这种功能的现有技术典型的触发和捕获控制的高速装置间同步。

如果由任何划分部分检测出持续错误，则主机接口划分部仅需要彼此发信号，所述持续错误诸如是由于在输入链接上码元成帧的损耗，这会造成接收信道之间的同步丢失。对这种检测错误的校正动作要求经由单个或小数量的信号260的发送，以允许部分主机方接口222的集合元件请求单链接方接口221执行链接214的再初始化和转移恢复。

对于图4，当发送Kcom和其它控制字符(Ktrain，Kstart)时，在每个通路上发送相同的控制字符，从而可以在每个通路上在主机端处以全速容易地解码，而不需要通路间交互解码。在每个Kcom发送(除了在训练期间)后，每个通路都为该通路上的所有字符发送累积CRC一直到Kcom，随后为下一个累积周期复位。需要不止一个固定长度(由链接宽度指定)链接214转移分组将目标系统链接分组传送到主机。这反映了目标系统链接上可能的固有可变分组长度。辅助信息(指定义每个链接214分组的内容并承载其它信息(诸如所形成的触发)的链接通信量的解码，(也就是不通过多个转移分组累积)即使花费多个转移分组来将“长”目标系统分组传送到主机。

图5中，在时间周期501上链接方接口221和主机方接口222之间的通信是“空闲”，其中没有实质性信息从链接方接口221发送到主机方接口222。为了简便，仅示出一维(单通路)描述。明显的是，在横向链接214中单维示图在每个通路上复制。如图5所示，在空闲时间周期内，模式“Kcom，CRC_R”在所有通路上被同时连续重复501。

应注意，例如在图5所示的特定序列中，跟踪示为刚开始，其中被划分的或单个主机接口跟踪模块通过在时间402处在所有通路上发送的“START”控制字符502被迫使同步。在Start字符502之前和以后，“Kcom，CRC_R”数据模式501、503的发送将存储接口保持于“空闲”状态，即无跟踪被存储，由于无分组有效负载/解码的转移，在一实施例中A Kcom字符是COMMA，一个由传输控制器209选择的8b/10b K控制字符，利用了控制信号240、340用于由编码器217、317创建，

Kcom字符是编码器提供的值，已知(根据编码算法)不对应于任何未编码数据字符。这样，编码由采用未编码数据和将其编码为大量编码数据比特构成。每种可能模式的未编码数据都可变换成相应模式的编码数据；其中编码数据模式由一组数据模式构成，这组数据模式小于根据编码数据模式的比特宽度可构建的可能数据模式的全部组。通常，平衡模式(每个允许的编码值中相等数的1和0)在前述组内，而不平衡模式不在前述组内。

在一实施例中，Kcom字符也来自前述组，但具有与任何数据值不同的编码，因此立即可识别为不对应于任何数据编码。所以，如图5中的情况，可以使用Kcom字符来表示控制字符而非发送的数据。在适合发送Kcom字符时，传输控制器209为横向分组通路和线路中的每一个激活线路240。该激活使得每个通路的编码器在其相应通路上发送Kcom字符。

CRC_R数据结构是循环冗余码校验(CRC)复位(RESET)值。循环冗余码校验是数据校验方案。在各种实施例中，响应于特定输入值，CRC方案使用特定数学函数来计算特定输出值。在数据流的情况中，对于每个新数据片(例如，数据的每个新字节)，算法利用算法的先前输出值和新数据片作为输入值重新计算新输出值。当发送数据序列/流时，为该序列计算的CRC在它之后一起发送到接收端(在这种情况中，主机方接口222)。如果接收端能重新计算出与来自接收数据流的CRC值匹配的CRC值，则该数据被认为是未被传输过程破坏；如果接收端计算出与来自接收数据流发送的CRC值不同的值，则它被认为被传输过程破坏。

CRC RESET值(CRC_R)是在CRC计算过程开始时设定的CRC值(即数据流的第一片被提交用于CRC计算时使用的CRC输出值)。在激活线路238时，对于所有通路CRC发生器242由传输控制器209复位，迫使CRC发生器242加载CRC RESET值CRC_R。每次选择CRC值用于编码时都复位CRC，以便可以对于来自队列215的后续数据字节累积新CRC值。同样，在从队列215中拉出值用于编码时，在该时间点上，CRC适于计算新的输出值，如激活线路261的传输控制器209所选择的。

从之前的CRC输出值和队列215的当前值输出中计算出新CRC值。选择CRC_R值，以便包含于要由激活线路239的传输控制器209编码的字节流中，使得多路复用器216的信道A被选择。随后，将在链接214的每个通路上编码和发送CRC_R字符。通过在用于Kcom字符生成的线路240的激活和用于上述CRCR字符复位、生成和选择的线路261、238、和239的激活之间进行交替，在时间周期501上，传输控制器209将有效地交替传输Kcom和CRC_R字符，如图5所观察到的。

在替换的实施例中，在队列215中没有数据可用于传输时，仅传输Kcom字符，而不是发送CRC_R字符以提供错误检测。对于该减低的逻辑方法，在转移的空闲时间周期内，不需要CRC发生器242和多路复用器216，但由于需要这些相同机制来支持链接上传递的被破坏的非空闲数据的检测，所以也将丢失错误检测。

在某点上，捕获控制器204倾向于发送一个触发信号，表示应停止跟踪的寻找项或事件与经由输出235和236传递的触发解码和链接通信量已经一起出现于链接202上。响应于触发信号211，传输控制器209改变成在链接214上发送交替Kcom和CRC的模式。

在表示跟踪应开始(即，存储缓冲器中初始编程的起始点处开始数据的同步存储)的指令信号到达主机接口装置222时，传输控制器创建并发送Kstart横向转移分组502。这通常在主机计算机233的请求时通过访问或设定寄存器比特(或者通过用专用离散线路250和251信令)到传输控制器209而进行。在被请求时，传输控制器209简单地为通路处理信道210₁到210_N+Y中的每一个激活线路240，使得编码器产生链接214的所有通路上的Kstart字符502。作为这些动作的结果，START横向分组502将被传递到主机方接口222。通过在链接214的所有通路上接收Kstart字符，主机方接口将能识别START分组502的存在。

根据图5的特定协议，START横向分组继之以重复的“Kcom，CRC_R”对503，直到有要转移的跟踪数据。“Kcom，CRC_R”对503允许捕获控制器204捕获的实质数据(即输出236处提供的解码数据和来自输出235的原始数据或时标延迟)被载入队列215。在队列215中具有足够值时且在下一个CRC发送后，传输器从所有通路处理信道210₁到210_N+Y中的队列中通过每个信道的多路复用器216选择数据值，从而在其相应链接上被编码、串行化和驱动。

为了执行该操作，传输控制器209激活这些信道中的每一个的选择线路239，以选择信道B。应注意，链接214上每个分组314的有效负载段中的相对于捕获的原始系统链接分组235的时标延迟值被特别地由该解码信息的字段中的位或编码所标识，该解码信息由捕获控制器204提供并与在首部302中未修改传递。传输控制器不知道或需要知道链接214分组的有效负载是系统链接原始数据还是时标延迟值，因为它相同地处理传入队列215的所有值。因此，在Kstart传输后从捕获控制器通过队列传递的第一值可以是时标值或原始数据。

在图5所示的协议实例中，所捕获的实质信息在Kcom、CRC和时标值504后开始(在Kcom、CRC对503之后)，随后表示为X原始数据有效负载505的流，这些中的每一个还承载有关的解码信息比特/字段，其中所有这些分组都被编码、串行化和经由链接214传递到主机方接口222。如果捕获控制器204通过多路复用器206提供原始数据的连续选择，就出现图5所示的横向原始数据分组串。例如，如果捕获控制器204被编程为在观察到第一寻找分组后传递链接202上观察到的每个分组；或者如果用于描述链接202上的观察到的分组或事件的实质数据超出多路复用器206的输出242的宽度，这就可能发生。

在任何情况中，通过将来自信道1到N的每一个的输入队列215的实质数据值作为有效负载301和来自信道N+1到N+Y的每一个关联解码信息作为首部302传递，承载实质数据到达主机方接口222的X横向分组505中的每一个由传输控制器创建。

在一实施例中，在发送连续实质数据505横向分组时，沿每个通路计算运作的CRC值(例如，对于通路1，通过CRC发生器242)。一旦来自队列215的实质数据到达未剩下足够空间用于继续编码(由捕获控制器204过滤或由于链接214的相对于总线242上最大未过滤分组率)更高分组转移率，传输控制器延缓从队列发送值，且取而代之地开始发送Kcom、CRC对506。源于队列215的值序列后的这些对的第一对将承载数据值的前量序列的CRC。应注意，在发送CRC值之前产生Kcom，其中需要接收器信道处理器225来简单地识别Kcom的包含物以指示：对于退到就在先前的CRC发送后的值的前序列，下一个字符应是每个通路的累积CRC。应注意，214上每个通路的CRC在该通置路中与其它通路无关地被承载，而与所有但在链接上同时出现于所有其它通路上。

在进一步的实施例中，将链接训练模式传输到训练下游SERDES，在链接内容完整性丢失和由存储模块请求重新训练的情况下，在链接初始化和重新初始化处发送；和/或，如果没有要再次转移CRC的跟踪数据承载Kcom以前的有效负载的校验和，将使用重复的(Kcom，CRC)填充器和同步检查。

参考图2，主机方接口包括接收控制器223，它通信地耦合到传输控制器209(例如，通过比任何链接214更低的速度的总线或点对点链接)。在一实施例中，接收器控制器223将命令发送到传输控制器209，以便编程捕获控制器204的目的。例如，接收控制器可将捕获控制器编程命令发送到传输控制器209，它依次将这些命令沿控制线212传递到捕获控制器204。通过对编程命令的认识，传输控制器209可以理解：捕获控制器204被编程作什么，可以帮助传输控制器209构建横向分组首部。接收控制器223还可通信地耦合到计算系统223，它负责监视基于链接的计算系统内链接202和其它链接上整个的捕获策略(图2中未示出)。

用于数据完整性检查的机制的可替换的实现可执行各种方法。在一个实施例中，设计可以承载CRC或其它数据完整性检查内容，作为延伸每个转移分组314的首部302的宽度的唯一比特字段。另一个实施例可在捕获控制器204中计算CRC(或其它类型的校验和)，该捕获控制器204将在正常过滤的分组时间内将所述值多路传输成为通过总线242选择的值流，尽管这会需要从捕获控制器到传输控制器的附加信令，以使唯一地识别的Kcode在链接214上在CRC值之前或之后发送，以维持主机接口222的同步。

主机方接口222还包括用于N+Y个信道中的每一个的接收处理信道225₁到225_N+Y。根据图2的实施例，每个接收处理信道都包括：1)连接器226，用于耦合到其相应通路的链接；2)接收器227；3)串行到并行转换器228；4)解码器229；5)CRC校验器231；以及6)输出队列230。对于N+Y个通路中的每一个，接收控制器223能检测来自解码器229的Kcom(和诸如Kstart的其它Kcode)值的存在，因此确定CRC_R值在接收流中的位置，以便知道何时检查与局部重新计算的CRC的比较，与CRC检查器231(或解码器229的输出)中的接收CRC的比较。

因此，接收控制器223可检测所有通路上的空闲转移。通过观察所有通路上的接收Kstart字符，接收控制器223还可检测START横向分组。不必了解时标分组何时到达，因为它们与原始数据分组一起被简单地存入逻辑分析器存储装置。接收器控制器还可用CRC检查器231校验CRC值。一旦实质数据已成功接收，在以适合该装置的速率被局部存储(存入SRAM或DRAM阵列)或传递到常规逻辑分析器主机之前，它可存入本地接收队列230，由于本架构中特别用于保存跟踪存储空间的间歇过滤，对于这些情况中的每一种都采用常规“值有效”策略用于容纳来自探头链接方接口的不均匀流。

在以上说明书中，以参照于其特定实例性实施例描述了本发明。但显然，可以对其进行各种修改和变化而不背离如所附权利要求书中所述的本发明的较宽精神和范围。因此，说明书和附图仅被认为是说明性而非限制性的。

Claims

1.一种方法，其特征在于，包括：

通过将从点对点链接捕获的信息分成分离片并将每个所述分离片在其自己的点对点链接上发送向逻辑分析器主机来输送信息，所述第一点对点链接是基于链接的计算系统的一部分。

2.如权利要求1所述的方法，其特征在于，进一步包括：通过将所述附加派生信息分成附加分离片并将所述附加分离片沿其自己的附加点对点链接发送，向所述逻辑分析器主机发送附加派生信息，所述附加派生信息表征所述信息。

3.如权利要求2所述的方法，其特征在于，所述信息是来自所述点对点链接上捕获的分组的原始数据，且所述附加派生信息将所述信息识别为从所述点对点链接上的分组捕获的原始数据。

4.如权利要求2所述的方法，其特征在于，所述附加派生信息确认：所述点对点链接上的寻找分组已在所述点对点链接上被观察到。

5.如权利要求2所述的方法，其特征在于，进一步包括：沿所述点对点链接和所述附加点对点链接，在所述发送之前，在所述点对点链接和所述附加点对点链接上发送唯一编码，其向所述逻辑分析器主机告知：所述点对点链接和所述附加点对点链接临时承载不同于所述信息和所述附加派生信息的信息。

6.如权利要求5所述的方法，其特征在于，进一步包括，沿所述点对点链接和所述附加点对点链接中的每一个，发送逗号字符，以代替所述信息的所述发送，它向所述逻辑分析器主机告知所述基于链接的计算系统信息和所述附加派生信息当前不可用于发送以及所述点对点和附加点对点链接的所有通路上所述逗号字符的所述发送。

7.如权利要求6所述的方法，其特征在于，沿所述点对点链接和附加点对点链接中的每一个，紧接着所述逗号字符的所述发送，在每个通路上发送CRC值，其向所述逻辑分析器主机提供能力，检测在CRC值的发送和代替所述信息和附加派生信息的所述CRC值的发送前发送的所述信息和所述附加派生信息的损坏。

8.如权利要求1所述的方法，其特征在于，在所述发送前，从捕获所述信息的时间所派生出的信息被发送给所述逻辑分析器主机。

9.如权利要求8所述的方法，其特征在于，进一步包括，沿所述附加点对点链接和直接在所述发送前的发送中，发送信息向所述逻辑分析器主机告知：从捕获所述信息的时间派生出的所述信息在所述点对点链接上承载直接在所述发送而非所述信息之前。

10.如权利要求9所述的方法，其特征在于，在向所述逻辑分析器主机告知所述信息即将到达的所述信息的所述发送和所述附加信息的所述发送之间，发送逗号字符。

11.一种装置，其特征在于，包括：

逻辑分析器链接方接口，它包括：

转发器或功率分配器，用于捕获作为基于链接的计算系统的一部分的点对点链接上的分组；以及

多个驱动器，用于驱动从所述分组派生出的信息的分离片到将所述信息引向逻辑分析器主机的多个点对点链接上。

12.如权利要求11所述的装置，其特征在于，进一步包括所述转发器或功率分配器和所述多个驱动器之间的多路复用器，用于在从以下部分构成的组中选择的信息之间进行选择：

来自所述分组的原始数据；以及

通过所述链接上捕获所述分组的时间派生出的计时信息。

13.如权利要求11所述的装置，其特征在于，进一步包括用于所述多个点对点链接的每个链接的分离队列，所述队列用于存储其自己的一个所述分离片。

14.如权利要求13所述的装置，其特征在于，进一步包括用于所述多个点对点链接中的每个链接的另一个多路复用器，所述多路复用器在其相应的所述队列的输出和CRC值之间进行选择。

15.如权利要求11所述的装置，其特征在于，进一步包括用于所述多个点对点链接中的每个链接的分离的编码器，所述编码器编码所述分离片的自身之一。

16.如权利要求11所述的装置，其特征在于，进一步包括用于所述多个点对点链接中的每个链接的分离的串行化器，所述串行化器将所述分离片的自身之一从并行转换成串行数据。

17.如权利要求11所述的装置，其特征在于，所述多个点对点链接进一步包括铜缆。

18.如权利要求11所述的装置，其特征在于，所述多个点对点链接进一步包括光纤缆线。

19.如权利要求18所述的装置，其特征在于，所述驱动器进一步包括E/O驱动器。

20.一种装置，其特征在于，包括：

a)基于链接的计算系统；

b)在所述基于链接的计算系统内耦合到点对点链接的逻辑分析器链接方接口，所述逻辑分析器链接方接口包括：

转发器或功率分配器，用于在所述点对点链接上捕获分组；以及

多个驱动器，用于将从所述分组派生出的信息的分离片驱动到将所述信息引向逻辑分析器主机的多个点对点链接上。

21.如权利要求20所述的装置，其特征在于，进一步包括所述转发器或功率分配器和所述多个驱动器之间的多路复用器，用于在从以下部分构成的组中选择的信息之间进行选择：

来自所述分组的原始数据；以及

从所述链接上捕获的所述分组的时间派生出的计时信息。

22.如权利要求20所述的装置，其特征在于，进一步包括用于所述多个点对点链接的每个链接的分离队列，所述队列用于存储所述分离片的自身之一。

23.如权利要求22所述的装置，其特征在于，进一步包括用于所述多个点对点链接的每个链接的另一个的多路复用器，所述多路复用器用于在其相应的所述队列的输出和CRC值之间进行选择。

24.如权利要求20所述的装置，其特征在于，进一步包括用于所述多个点对点链接的每个链接的分离编码器，所述编码器用于编码所述分离片的自身之一。

25.如权利要求20所述的装置，其特征在于，进一步包括用于所述多个点对点链接的每个链接的分离串行化器，所述串行化器将所述分离片的自身之一从并行转换成串行。

26.如权利要求20所述的装置，其特征在于，所述多个点对点链接进一步包括铜缆。

27.如权利要求20所述的装置，其特征在于，所述多个点对点链接进一步包括光纤缆线。

28.如权利要求27所述的装置，其特征在于，所述驱动器进一步包括E/O驱动器。