CN1794139A - 脉冲闸控电路及其设计方法 - Google Patents
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Abstract
本发明提供一种脉冲闸控电路以及一种设计脉冲闸控电路的方法。在该设计方法的实施例中，包含一D型正反器的布局，其中此D型正反器具有一重置端以及两锁存器。上述的方法更包含修改此D型正反器的布局以建立一脉冲闸控电路。
Description
技术领域
本发明是有关于处理器，特别是有关在处理器内用以控制脉冲动作的脉冲闸控电路。本发明亦揭露有关于设计脉冲闸控电路的方法。
背景技术
一处理器通常包含有一用以提供参考脉冲信号的时序组件(例如：一时钟或脉冲产生器)，而此参考脉冲信号是用以设定此处理器的组件的操作时序。每一组件的操作是可依上述的方式时控，通过此使得此处理器的其它所有组件同步。
然而，处理器总电源消耗的一重要部分是，电源必须分配主要脉冲信号至处理器的各处。因此电源消耗便成为一不可忽视的问题，尤其是在手持型(hand-held)使用电池供给处理器电源的电子装置上。由于处理器的脉冲通常会消耗相当多电池电源，因此众所熟知的方式是将电子装置设计成脉冲在长期未动作期间是可以被暂时关闭。亦由于处理器是经常操作于一些非紧要指令(例如：空循环(loop to self)指令)，因此在处理器上设计一具有关闭脉冲的机制是相当有帮助的，通过此可以避免在这些非紧要时间内处理器无谓的使用与电源消耗。
为了关闭脉冲，处理器可能包含逻辑电路系统以“闸控”系统脉冲。当脉冲的周期性脉波行经一可输出调节的脉冲脉波或一固定值的“脉冲闸控电路”时，系统脉冲即可被闸控。由于提供整个处理器一固定逻辑值的电源会少于提供周期性脉冲脉波所需的电源，因此处理器的电源消耗可因此而降低。
为了使脉冲闸控电路具有减少电源消耗的特性，处理器设计者通常会因应特定的处理器而设计一些订制的脉冲闸控电路。例如：一订制的脉冲闸控电路可能会对通往多数模块(例如：缓存器组)的系统脉冲进行闸控。但设计这些订制的电路，其所包含的作业却相当耗时，且如何将这些电路整合至处理器内亦是一需要关切的重要事项。在传统设计的技术上，脉冲闸控电路亦经常成为非迫切符合设计的规格。
请参照图1，其为一电子装置(例如：一手持型使用电池操作的装置)的传统处理系统10。处理系统10包含有一电源管理逻辑12、一处理器14、一内存16以及一些输入/输出装置18，且该等组件是通过由一内部总线20相互连接。处理器14包含一用以驱动此电子电路系统的时钟22(如众所熟知)。内存16则包含一内存控制器以及其它硬件及/或软件组件。输入/输出装置18包含有一些键盘、按键组、显示屏幕等等。由于熟习此项技艺者是明了内存16与输入/输出装置18的一般操作与功能，因此这些组件将不会在此作进一步描述。
电源管理逻辑12包含有硬件及/或软件组件，用来在自动省电措施被执行时，判断特定电路状况是否为理想时机。例如：当处理器尚未在一预定时间长度中执行任何重要的指令时，电源管理逻辑12即会进行监控，或电源管理逻辑12可能会监控使用者未动作期间或者是其它特定的电路状况。在这些状况中，电源管理逻辑12会要求处理器14禁止其时钟22的运作。其后，当一唤醒事件发生时，电源管理逻辑12即会再次致能(re-enable)该时钟22。
请参照图2，其为一传统脉冲闸控电路24的概略方块图。脉冲闸控电路24包含有一D型正反器26以及一与门28。脉冲致能信号E是提供给正反器26的输入D，用以使得从一脉冲源(未绘出)所接收的脉冲信号CK致能或失能。脉冲信号CK是提供给正反器26的输入G与与门28的一输入。正反器26的输出Q是提供给与门28的另一输入。当脉冲致能信号E与脉冲信号CK两者动作时，与门28即提供一有效脉冲信号ECK以分配给一脉冲闸控模块(未绘出)。此脉冲闸控模块可能是一多端口缓存器组。当电源管理逻辑12测定脉冲闸控模块没有请求一高耗电的脉冲信号时，脉冲闸控电路24即会在输出ECK上提供一固定低信号以节省电源。
然而，传统脉冲闸控电路具有一些缺点。例如：脉冲致能信号E与脉冲信号CK是处于一竞速状态(race condition)中，亦即分别输入至与门的第一信号将必须等待直到另一信号到达。如果被闩锁的输出Q讯号比脉冲信号CK来的晚，则输出ECK将会被该致能信号E所驱动，而不是被脉冲信号CK所驱动。据此，将导致脉冲偏斜(clock skew)问题。为了在脉冲信号CK的前提供足够时间给输出Q，与脉冲信号CK有关的致能信号E的设置时间势必必须增加，因此使得设计程序更复杂。并且，这种高设置时间会增加电路延迟，而使得处理器的操作变慢。
另一缺点是与门28为了驱动一些负载，因此通常很大。由于这个原因，所以脉冲信号CK的输入电容将会随着与门28的大小增加而变大。为了避免大输入电容，在输入脉冲信号CK或输出有效脉冲信号ECK的前的缓冲器是必要的，因此订制设计的电路是要求较多时间。并且，这些附加在脉冲闸控电路24设计的缓冲器将使得CK端与ECK端之间产生延迟，进而导致额外的脉冲偏斜以及亦可能导致致能信号E设定时间的增加。
虽然一订制电路可被设计建立在一脉冲闸控单元的周围以符合处理器规格，然而建立一如此复杂的订制电路则因此难以制作，并且亦需要较多时间与努力加以设计、执行、特性化以及整合。因此，期望提供一改良设计与设计策略可以较传统脉冲闸控电路24所需求的更简单。并且，一较简单的电路可提供设计者更快速制作市场所需的处理器。此外，亦期望所建立的一较简单电路亦提供较佳的时序规格、最少延迟、维持一高处理速度以及消耗少量的电源。
发明内容
有鉴于此，本发明的目的是提供一种脉冲闸控电路，并且亦提供一种设计脉冲闸控电路的方法。例如：在一设计脉冲闸控电路的方法中，包含提供一D型正反器的布局，其中此正反器具有一重置端以及两锁存器(latch)。此方法更包含修改此正反器的布局以建立一脉冲闸控电路。
在以一通用D型正反器的一般布局为本发明脉冲闸控电路的仿效对象时，则可避免现有技术的延迟问题。并且，实施脉冲闸控电路所包含的作业以及将脉冲闸控电路整合至处理器内的时间，都将随着在此所描述的脉冲闸控电路以及设计脉冲闸控电路的方法而减少。由于在此描述简单布局的修改技术，因此一具有脉冲闸控能力用以减少电源的处理器即可被设计与制造。
一种脉冲闸控电路，具有一修改布局，该修改布局是从一具有一第一锁存器、一第二锁存器、一电源端、一资料端、一脉冲端、一重置端以及一输出端的D型正反器的布局所取得，该第一锁存器是包含一第一并联连接的重置晶体管以及一第一串联连接的重置晶体管，该第二锁存器是包含一第二并联连接的重置晶体管以及一第二串联连接的重置晶体管，该D型正反器的布局是使得该重置端连接至该第一并联连接的重置晶体管、该第一串联连接的重置晶体管、该第二并联连接的重置晶体管以及该第二串联连接的重置晶体管，其中该修改布局是从该D型正反器的布局移除该重置端与该第一并联连接的重置晶体管以及与该第一串联连接的重置晶体管的连接，并且连结该第一并联连接的重置晶体管与该第一串联连接的重置晶体管至该电源端所导出。
本发明提供的一改良设计比传统脉冲闸控电路所需求的更简单。其所建立的一较简单电路亦提供较佳的时序规格、最少延迟、维持一高处理速度以及消耗少量的电源。
附图说明
图1是一传统处理系统的方块图；
图2是一传统脉冲闸控电路的方块图；
图3是一改良脉冲闸控电路的一较佳实施例的方块图；
图4是图3的脉冲闸控电路的内部电路系统的一较佳实施例的方块图；
图5是图3的脉冲闸控电路的内部电路系统的另一较佳实施例的方块图；以及
图6是本发明的脉冲闸控电路传递时序信号的一较佳范例的时序图。
【主要组件符号说明】
| 10 | 处理系统 | 12 | 电源管理逻辑 |
| 14 | 处理器 | 16 | 内存 |
| 18 | 输入/输出装置 | 20 | 内部总线 |
| 22 | 时钟 | 24 | 脉冲闸控电路 |
| 26 | 正反器 | 28 | 与门 |
| 30 | 脉冲闸控电路 | 32 | 正反器 |
| 34、50 | 内部电路系统 | 36 | 第一锁存器 |
| 38 | 第二锁存器 | 40、42 | 电路线 |
| 44、46 | 重置晶体管 | 48 | 晶体管 |
具体实施方式
本发明将会详细描述一些实施例如下。然而，除了所揭露的实施例外，本发明还可以广泛地在运用在其它的实施例施行。本发明的范围不受该等实施例的限定，乃以其后的申请专利范围为准。而为提供更清楚的描述及使熟悉该项技艺者能理解本发明的发明内容，图示内各部分并没有依照其相对尺寸绘图，某些尺寸与其它相关尺度的比例会被突显而显得夸张，且不相关的细节部分也未完全绘出，以求图示的简洁。
为克服前述的现有技术缺失，本发明乃提出一种改良式的脉冲闸控电路。特别是，提出一具有简化设计的脉冲闸控电路，可提供电路设计者更容易将其整合至处理器内。根据本发明的技术，脉冲闸控电路的设计是从一电子设计工具内(例如：Cadence VirtuosoTM或其它适当的设计工具)取出-D型正反器的布局。然后，通过由修改此标准正反器的布局，则可建立一超越传统脉冲闸控电路优点的脉冲闸控电路。例如：当处理器的操作速度是维持在一高速率时，可通过由减少脉冲闸控内的延迟而达成闸控功能。设计一订制的电路所牵涉的时间与努力将会减少且模拟亦可相当简化。设计作业可较简单且执行将此电路整合至处理器的时间亦会减少。并且致能信号的设置时间以及从CK端至ECK端的延迟均会减少。
请参照图3，其为本发明的一脉冲闸控电路30的较佳实施例的概略方块图。脉冲闸控电路30是包含一修改正反器32，并且较佳的一修改D型正反器是具有一重置端R。然而所应注意的是，重置是被使用于本实施例内而非传统脉冲闸控电路24的典型操作。虽然概略方块图是将脉冲闸控电路30图解成一标准正反器32，然而事实上，正反器32是被修改成此处所说明的组件。图3实施例的另一特征是，传统脉冲闸控电路24的与门28可被省略。并且，由于本实施例内的输出讯号Q乃唯一需要考虑的输出，因此可避免现有技术中的非期望的竞争状况。
请参照图4，其为图3的脉冲闸控电路30内部电路系统34的一较佳修改原始正反器电路实施例的概略方块图。为了简化设计作业，一典型D型正反器的布局是被提供当成设计脉冲闸控电路30的开始。在本实施例中，D型正反器包含一第一锁存器36以及一第二锁存器38。并且，正反器包含一电源端VDD，一数据端D，一脉冲端CK以及一重置端R。上述的端点D、CK以及R是分别接收数据、脉冲与重置输入信号。
然后对此一般布局加以修改以转换正反器成为订制脉冲闸控电路30的电路系统34。通过由使用一电子设计工具(例如：Cadence VirtuosoTM)以及从一标准组件库进入此设计工具的正反器内部设计电路，则可建立脉冲闸控电路的骨架。在此方面，正反器内部的电路系统是依据下列的规划修改，通过此取代了一为建立脉冲闸控电路而需增加的缓冲器电路系统设计(如同现有技术中所提及)。
为了建立订制的脉冲闸控电路的电路系统34，一连接重置端R与正反器的第一锁存器36的电路线40是被移除或不连接，但是重置端R至第二锁存器38的连接是保留未变。此移除变动是有效地分开第一锁存器36的重置电路系统与第二锁存器38的重置电路系统。例如：第一锁存器36的重置电路系统是包含一并联连接的重置晶体管44以及一串联连接的重置晶体管46。由于到重置端R的连接被移除，因此重置晶体管44与46将不再响应重置端R上的重置信号。
另外针对正反器布局的修改处，会使该正反器转换成为一闸控电路30，是包含增加一电路线42以连接重置晶体管44与46的闸极至VDD。通过由连结这些晶体管至逻辑高电位，第一锁存器36的重置晶体管44与46在实质上是可忽略。例如：对于晶体管44而言，一连续高电位信号VDD于其闸极将会导致晶体管44像是一开路电路，使得其在第一锁存器36内像是隐藏的。对于晶体管46而言，一来自VDD的连续高电位信号将导致晶体管46像是一短路电路以连接毗连的晶体管48至接地端。
上述方法的另一实施例，设计者可能选择从此布局移除晶体管44与46。在此范例中，设计者再次从具有第一与第二锁存器36与38的D型正反器的布局开始。然后，晶体管44与46以及任何与其相关的连接是被移除。对晶体管44而言，上述的移除是包含简单地从此布局排除晶体管及其连接。对晶体管46而言，上述组件的移除部分包含的是移除闸极连接且转换晶体管46的源极与汲极到一共享点，或是简单地改变晶体管48的源极连接至接地端。通过由完全旁接(bypass)晶体管46以将毗接的晶体管48连接到接地端而改变对一接地点的连接，可为一较佳的执行方式。然而所应注意的是，移除未使用的晶体管将产生更多的工作以将他们移出此布局且须重新特征化电路。如果晶体管被从此布局移除，则加载与时序信号(亦即设置、保留、脉波宽度以及从CK至Q的延迟)亦将随的改变，因此电路将被要求重新特征化。
请参照图5，其为一订制脉冲闸控电路内部电路系统50的另一较佳实施例的概略方块图。根据一建立订制脉冲闸控电路内部电路系统50的技术，内部电路系统50在删除后呈现包含如图所示的电路。本技术是图4所描述的另一设计技术，并且乃为一不需更换D型正反器的设计。然而所应注意的是，每一电路系统34与50的时序结果必须是符合规格，甚至于在非常严格的误差容忍度下。
请参照图6，其即为图4、图5的脉冲闸控电路相关信号的时序图。尤其可见设置时间Ts从致能信号E的上升边缘到CK信号的上升边缘是相当短且可预测，通过此可允许驱动的CK讯号于信号E变为低电位前拥有充分的门坎(threshold)时间Tth时控(clock)电路。并且，由于致能信号E的设置时间Ts已减小，因此在系统其它区块内的致能信号时序将因此而存在较大窗口。只要碰到致能信号E是在设置时间Ts中，输出的ECK讯号的转换态样将永远会在一个短且固定的延迟Td中跟随着输入脉冲信号CK的状态。其中该延迟Td，在台积电0.18微米低电源处理器中的例子中，信号CK到ECK的延迟Td可以至少减少到既有时间的三分之一。
由于在电路内只有锁存器而无缓冲器，因此不会再有竞速状态存在。脉冲闸控电路与设计此类电路的技术是可适用于处理器内任何需要脉冲闸控电路的地方。因此，这些电路以及相关的设计方法是可被当成分散的个体设计于任何类型的处理器内。
熟习该项技艺者在阅读本发明的揭露内容后将可理解，由于本发明的脉冲闸控电路其实质特性是仿效标准的正反器，因此正反器的时序数据将可用以简化设计任务上，且可忽视用以特征化的时间与努力。对设计者的另一好处是，由于订制电路将具有可预测的时序数据，因此令人困扰的脉冲闸控时序特性则不需考虑。并且，执行脉冲嵌入技术的时间与努力亦可避免。
以上所述仅为本发明的较佳实施例而已，并非用以限定本发明的申请专利范围；凡其它为脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围。
Claims (12)
1.一种脉冲闸控电路，其特征在于：具有一修改布局，该修改布局是从一具有一第一锁存器、一第二锁存器、一电源端、一资料端、一脉冲端、一重置端以及一输出端的D型正反器的布局所取得，该第一锁存器是包含一第一并联连接的重置晶体管以及一第一串联连接的重置晶体管，该第二锁存器是包含一第二并联连接的重置晶体管以及一第二串联连接的重置晶体管，该D型正反器的布局是使得该重置端连接至该第一并联连接的重置晶体管、该第一串联连接的重置晶体管、该第二并联连接的重置晶体管以及该第二串联连接的重置晶体管，其中该修改布局是从该D型正反器的布局移除该重置端与该第一并联连接的重置晶体管以及与该第一串联连接的重置晶体管的连接，并且连结该第一并联连接的重置晶体管与该第一串联连接的重置晶体管至该电源端所导出。
2.如权利要求1所述的脉冲闸控电路，其特征在于：所述该脉冲闸控电路是允许该输出端在该数据端上的数据信号经历一相当小的设置时间后提供一输出讯号。
3.如权利要求1所述的脉冲闸控电路，其特征在于：所述该脉冲端具有一小的输入电容。
4.如权利要求1所述的脉冲闸控电路，其特征在于：所述在该脉冲端与该输出端之间的信号延迟是最小化。
5.如权利要求4所述的脉冲闸控电路，其特征在于：所述该脉冲端到该输出端的延迟是减少至少三分之一。
6.一种设计脉冲闸控电路的方法，其特征在于：包含：
提供一D型正反器的布局，该D型正反器是具有一重置端与两锁存器；以及
修改该D型正反器的布局以建立一脉冲闸控电路的布局。
7.如权利要求6所述的设计脉冲闸控电路的方法，其特征在于：所述修改该D型正反器的布局包含：
移除该重置端到该D型正反器的一第一锁存器内一些重置晶体管的连接；以及
连结该些重置晶体管的闸极至逻辑高电位。
8.如权利要求6所述的设计脉冲闸控电路的方法，其特征在于：所述修改该D型正反器的布局包含：
移除该重置端到该D型正反器的一第一锁存器的一并联连接的重置晶体管的连接；
移除该并联连接的重置晶体管；
移除该重置端到该D型正反器的该第一锁存器的一串联连接的重置晶体管的连接；以及
短路该串联连接的重置晶体管的源极与汲极。
9.如权利要求8所述的设计脉冲闸控电路的方法，其特征在于：所述该短路步骤更包含移除该串联连接的重置晶体管。
10.一种设计脉冲闸控电路的方法，其特征在于：包含：提供一具有一重置端、一第一锁存器与一第二锁存器的第一电路的一布局，该第一锁存器是包含一第一对重置晶体管，该第二锁存器是包含一第二对重置晶体管；
连结该第一锁存器的该第一对重置晶体管至一固定逻辑高电源；以及
连接该第二锁存器的该第二对重置晶体管至该重置端。
11.如权利要求10所述的设计脉冲闸控电路的方法，其特征在于：提供一布局更包含：
提供一D型正反器的布局；以及
修改该D型正反器的布局以建立该第一电路。
12.如权利要求11所述的设计脉冲闸控电路的方法，其特征在于：所述修改该D型正反器的布局包含：
移除该重置端到该第一对重置晶体管的连接。
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