CN1777878A - 纵横制交换机,方法和用于控制其操作的程序 - Google Patents
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Abstract
提供了小的成本经济的纵横制交换机。交换机电路被布置在多个级中的互相级联连接的多个节点的每个节点上。每个交换机电路从前一级的节点处接收用于直接或间接规定其中存在目标交换机电路的相对位置的指定地址,确定指定地址是否表示特定的数值“O”。当确定表示特定的数值时,每个交换机电路允许数据输出到节点-输出线,把接收的指定地址减量1以生成新的指定地址,以及把这个新的指定地址提供到以后级的节点。
Description
技术领域
本发明涉及安装在计算机上的,例如,用于图像处理的纵横制交换机,以及涉及与其有关的产品。
背景技术
纵横制交换机是用于在微处理器中以少量限制实现节点耦合的系统部件。典型的纵横制交换机具有以二维网格形式排列的多条总线。交换机构被布置在其中总线互相交叉的多个交叉点的每个交叉点(称为“交点”)。在操作时,由某些总线部分与在节点进入线(用于输入到每个节点的数据的总线)与节点外出线(用于从每个节点输出的数据的总线)之间的交点的组合规定的数据路径可以通过控制交点与交换机构的连接/断开而被选择地交换。
纵横制交换机的优点在于防止数据之间冲突的优越的无阻塞能力,以及它的相当简单的结构和控制。为此,它们被使用于许多数据处理设备。
众所周知,传统的纵横制交换机结构要求交换机构的数目为节点数目的平方。而且,在并行连接的情形下,必须提供用于每条总线的,诸如输入缓存器或判优电路那样的附加电路元件,用来避免在输出线之间竞争的问题。为此,纵横制交换机的尺寸很难减小。
例如,在用来交换256到1024个节点的配置的纵横制交换机中,交点数目是64k点到1M点。如果并行总线的总线宽度是32比特,则交换机数目最大值是32M个单元。在小的面积上配置和安装这样的大规模系统按现在的处理法则是极其困难的。而且,对于纵横制交换机的传统的配置,不仅仅在数据路径的转换处理期间交换机控制随着交换机数目增加而变得更加复杂,而且用于交换机控制的线的数目也快速增加。
本发明是为了解决上述的问题而作出的,本发明的目的是提供小的成本经济的纵横制交换机,即使在交换机数目增加时,也不增加线的数目和在数据路径的转换处理期间不增加交换机控制的复杂性,以及提供与其有关的产品。
发明内容
在由本发明提供的纵横制交换机中,节点控制器被提供在多个级中互相级联连接的多个节点的每个节点中,每个节点控制器具有输入接口,从前一级中的节点处接收用于直接或间接规定其中存在目标节点控制器的相对位置的地址信息;交换机,确定接收的地址信息是否表示特定的数值,当确定表示特定的数值时,允许数据输出到预定的数据输出线,以及生成新的地址信息,其中接收的地址信息按照预定的法则进行改变;以及输出接口,用于提供新的地址信息到以后级中的节点。
“预定的法则”在这里例如是指一种法则,按照这一法则,每次经过一个节点时,由地址信息表示的数值以固定的间隔更接近于特定的数值,以及该数值在特定的数值达到后被看作为对于所提到的节点线是无用的。
通过纵横制交换机的上述的配置,提供地址信息使得相应的节点控制器自主地引导数据输出到数据输出线。
诸如循环的数字数据那样的数据可被使用于上述的地址信息。在这种情形下,上述的输出接口通过在同一个改变方向上增加或减小数字数据一个预定的数值而生成上述的新的地址信息。使用数字数据便于对于地址信息是否代表特定的数值作出决定。
再者,地址信息也可以是包括开始比特和结尾比特的串行数据。使用串行数据的优点在于,数据线可被缩短,以及引入开始比特和结尾比特使得规定数字数据更简单。
纵横制交换机可以是具有多条节点线的纵横制交换机,每条节点线包含多个级的上述的节点,也是可以得到的。在这种情形下,在每条节点线上的节点控制器可以与其它节点线上的节点控制器异步地操作,或可以与其它节点线上的节点控制器--至少与它并行操作的那些节点控制器--按同一个时钟时序操作。第一种情形的优点在于,易于实行交换机控制或交换机控制被简化,以及后一种情形的优点在于,在节点之间的数据传输的延时差被消除。
多个级的每个节点是与预定的数据存储器的输出地址一一对应的,以及每个节点控制器的交换机在它的操作期间可以经由与相应的节点有关的输出地址把从数据存储器接收到的数据提供到数据输出线。在这种情形下,想要的数据是仅仅通过提供地址信息从数据存储器产生的。
在包括多条节点线的纵横制交换机中,每条节点线包含多个级的节点,其中在每条节点线上的节点控制器与其它节点线上的节点控制器--至少与其并行地操作的那些节点控制器--同步地(按相同的时钟时序)操作,可以建立第一路径和第二路径,第一路径用于把来自前一级的节点的数据提供到在每条节点线上各个节点控制器以及用于把数据提供到在其它的节点线的以后级的节点,第二路径用于提供来自前一级的节点的地址信息以及用于把新的地址信息提供到在同一条节点线的以后级的节点。
在这样的配置的纵横制交换机中,可以增加可被交换的数据路径的数目。
在具有如上规定的第一路径和第二路径的上述的纵横制交换机中,节点控制器可被安排为在最多条节点线上的行-列矩阵,第二路径可被规定为在每条节点线的列方向,以及第一路径可被规定为在前一级的节点控制器的输出端与相对于这个节点控制器以及在不同的列中在下一个级中存在的节点控制器的输入端之间。
这种把节点控制器排列成行-列矩阵使得有可能将纵横制交换机的结构标准化以及易于实行多级连接。
在其中节点控制器被排列成行-列矩阵的上述的纵横制交换机中,在多级连接期间的数据延时量可以通过在每个节点控制器在第一路径和第二路径中提供相同的或几乎相同的节点长度而被减小。
被安排在同一个行方向上的至少所有的节点控制器可以按照用来确定同一个操作时序的时钟信号被操作。在这样的情形下,即使当每行的节点线异步地操作时,数据可以从它的输出端被同时产生。
第一路径例如被规定为在前一级的节点控制器的输出端与相对于这个节点控制器以及在相邻的列中在下一个级中存在的节点控制器的输入端之间。
替换地,例如整个第一路径或第一路径的一部分被规定为在前一级的节点控制器的输出端与相对于这个节点控制器以及在由来自这个节点控制器的多个列分开的位置中在下一个级中存在的节点控制器的输入端之间。在这种情形下,与位于列方向上最末端位置的节点控制器有关的第一路径被规定为在各个节点控制器的输出端与在下一个级中位于相邻的位置的节点控制器的输入端之间。
按照另一方面的纵横制交换机包括在多条节点线的每个输入端处提供的地址信息生成装置,地址信息生成装置用来根据在识别其上存在有地址信息生成装置的节点线时使用的第一线识别数据和在识别打算用来接收从在其上存在有地址信息生成装置的线上在上一级的一个节点中的交换机提供的数据的节点线时使用的第二线识别数据生成地址信息。
通过这样的地址信息生成装置,任何节点线可被指定用于数据输出。
按照本发明的纵横制交换机可以容纳在可被安装在计算机上的封装中。在这种情形下,在以上提到的用于连接用来保持要被提供到所讨论的输入端的数据的第一设备的多条节点线的输入端处提供接口部件以及在以上提到的用于连接具有与节点线一一对应的操作流水线的第二设备的多条节点线的输出端处提供不同的接口部件,便于实现与这些设备的连接。
而且,提供用于连接同一个配置的另一个纵横制交换机的多条节点线到多条节点线的输入端和/或输出端的接口部件便于实现进一步的尺度扩展。
本发明还提供用于纵横制交换机的操作控制的方法。
这个方法是用于纵横制交换机的操作控制的方法,纵横制交换机包括在多个级中互相级联的节点和要产生的数据借以流动的多条节点线,每个节点具有节点控制器,方法包括以下步骤:从其上要产生数据的节点线的识别信息和代表要被启动的节点控制器的相对位置的信息生成地址信息和把这个地址信息提供到目标节点线上初始级的节点;由在地址信息被提供到的节点线的每个节点中存在的各个节点控制器确定接收的地址信息是否表示特定的数值;当确定表示特定的数值时产生呈现在相应的节点线上的数据和通过改变接收的地址信息一个预定的数值而生成新的地址信息;以及把这个新的地址信息提供到以后级的节点。
通过这个方法,相应的节点控制器仅仅通过提供地址信息而自主地引导数据输出。所以,纵横制交换机可以以简易的方式对于每条节点线进行控制。
本发明也提供计算机程序,用于通过与计算机的硬件资源共同作用进行纵横制交换机的操作控制。
这个程序是用于纵横制交换机的操作控制的程序,纵横制交换机包括在多个级中互相级联的节点和要产生的数据借以流动的多条节点线,每个节点具有节点控制器,其上安装有纵横制交换机的计算机执行该程序以使得每个节点控制器进行:
(1)接收用于直接或间接规定其中存在目标节点控制器的相对位置的地址信息;
(2)确定接收的地址信息是否表示特定的数值和当确定表示特定的数值时产生呈现在各个的节点线上的数据;以及
(3)通过把接收的地址信息改变预定的数值而生成新的地址信息和把这个新的地址信息提供到以后级的节点。
附图说明
图1是显示其中采用本发明的图像呈现设备的基本部件的结构图;
图2是按照本发明的第一实施例的纵横制交换机的内部部分的结构图;
图3是按照本发明的第一实施例的交换机电路的结构图;
图4是显示第一实施例的纵横制交换机的操作控制程序过程的流程图;
图5是显示交点交换的说明图;
图6是按照本发明的第二实施例的纵横制交换机的内部部分的结构图;
图7是按照第二实施例的交换电路的结构图;
图8是显示纵横制交换机的操作(交点控制阶段)的图;
图9是显示纵横制交换机的操作(交点控制阶段)的图;
图10是显示纵横制交换机的操作(交点控制阶段)的图;
图11是显示纵横制交换机的操作(交点控制阶段)的图;
图12是显示纵横制交换机的操作(交点控制阶段)的图;
图13是显示纵横制交换机的操作(交点控制阶段)的图;
图14是显示纵横制交换机的操作(交点控制阶段)的图;
图15是显示纵横制交换机的操作(交点控制阶段)的图;
图16是显示纵横制交换机的操作(交点控制阶段)的图;
图17是显示纵横制交换机的操作(交点控制阶段)的图;
图18是显示纵横制交换机的操作(交点控制阶段)的图;
图19是显示纵横制交换机的操作(数据传送阶段)的图;
图20是显示纵横制交换机的操作(数据传送阶段)的图;
图21是显示纵横制交换机的操作(数据传送阶段)的图;
图22是显示其中完成数据传送控制的状态中的路径的图;
图23是显示纵横制交换机的典型操作状态的示意图;
图24是显示多播系统的操作状态的示意图;
图25是显示广播系统的操作状态的示意图;以及
图26是显示纵横制交换机的修正例子的内部的结构图。
具体实施方式
<第一实施例>
本发明的纵横制交换机例如可被应用于在处理用于图像呈现的大量数据的图像呈现设备中存储器与处理器之间的数据传送控制。
下面描述与这种情形有关的实施例。
首先,描述其中采用本发明的图像呈现设备。
图1是显示这种图像呈现设备的基本部件的结构图。为了提供对于图像呈现处理所必须的数据,图像呈现设备包括缓存器(存储器缓存器)1,作为半导体器件的例子;具有串行操作流水线的像素流水线处理器2;以及经由接口部件被连接在缓存器1和像素流水线处理器2之间的纵横制交换机3。
缓存器1是用来存储要被发送到纵横制交换机的上述数据的数据存储器。在本实施例中,作为例子,存储诸如CLUT(颜色查找表)的数据和用于通过映射在多边形上生成整个颜色和图案的纹理。CLUT包括用于三种基本颜色--R(红)、G(绿)、和B(蓝)--的表以及α数值表。用于三种基本颜色--R,G,B--的表被使用于确定纹理的每个像素的颜色,以及α数值是用于当纹理被映射时,确定对于每个像素的图像的混合(α混合)比值的系数值,即,代表半透明性的系数值。用于从CLUT(用于规定CLUT中的表号的数值)采集三种基本颜色R,G,B的指数对于由纹理的XY坐标表示的每个像素被规定。
像素流水线处理器2进行从缓存器1读出数据以及也进行纹理映射,Z坐标比较,以及通过流水线系统的像素数值计算。
像素流水线处理器2也进行提取图像亮度边缘的处理,按照纹理指数从CLUT采集用于三种基本颜色R,G,B的数据和设置每个像素的颜色的处理,以及通过使用在G平面上每个像素的字节数值作为指数而使用从CLUT采集的α数值(分级的α数值)的α混合处理。而且,像素流水线处理器2进行诸如剪切、挖沟、和颜色箝位那样的处理。剪切是用于删除超出屏幕以外的数据的处理技术,挖沟是用于引入用小的颜色调色板表示大量颜色的颜色安排的处理技术,以及颜色箝位是在颜色计算期间采用的用于限制其数值以使得它不超过255或不变成小于0的处理技术。
通过在像素流水线处理器2中进行上述的处理而得到的数据被存储在帧缓存器(图上未示出),然后被变换成在二维监视器屏幕上呈现的帧数据(二维图像数据)。这些帧数据然后从帧缓存器被读出,从输出端产生,以及被发送到二维监视单元。
[纵横制交换机]
下面对于图2到5描述纵横制交换机3的配置及其操作。
纵横制交换机3被容纳在可被安装在用于实施图像呈现设备的计算机上的封装中。如图2所示,纵横制交换机具有按网格形状排列的多条串行总线4。当图像呈现处理在图像呈现设备中进行时,纵横制交换机3的操作由被包括在图像呈现设备中的控制器(图上未示出)控制。这个控制器具有通过用处理器执行预定的程序而进行纵横制交换机3的操作控制和图像呈现处理的功能。
串行总线4被划分成两个组:穿过节点输入端的串行总线(在本实施例中,这些总线被称为“节点进入线”)和穿过节点输出端的串行总线(在本实施例中,这些总线被称为“节点外出线”)。在其中输入和节点外出线互相相交的交点(即,节点)处提供诸如交换机电路5的节点控制器。节点控制器是用来切换在输入和节点外出线之间的连接/断开连接。
所有的节点进入线经由接口部件以一一对应的关系连接到缓存器1的输出地址,以及节点外出线经由接口部件连接到像素流水线处理器2。
一个交换机电路5相对于任何其它交换机电路的位置的相对位置可以通过判断事先调节而被确定在节点外出线上。为了方便起见,在本技术说明书中,表示各个交换机电路5的相对位置的信息将被称为交换机电路5的“地址”。而且,用于直接或间接规定用于连接节点进入线和节点外出线的一个交换机电路5的地址的指定地址信息将被称为“指定地址”。
在本发明中使用的地址是在节点外出线上节点的数目,也就是,表示交点数目的数字值的比特(数字数据),以及进行循环,以使得在节点外出线的地址输入端到数据输出端的方向上每次经过一个交点减小一个比特,以及在取得特定的数值--例如零数值--的时刻,它假设为最大值,例如当交点数目是8时,它是3,2,1,0,7,6,5,4。
而且,循环的字符串数据,诸如A,B,C,…,Z,A…,也可被用作为地址,而代替用表示数字值的比特。每次穿过交点时这个字符串数据改变一个字符,以及在假设为特定的数值(由一个字符代表的数值)时返回到初始值。
接着,对于图5描述地址的例子。如图5所示,当256个节点进入线被提供以使得256比特的数据达到节点外出线的输出端时,256个不同的数字数据(“255”到“0”)被使用于地址。换句话说,它被减小1比特,在“0”后面的地址是“255”,以及下一级地址是“254”…等等。
地址选择电路6被连接到节点外出线的地址输入端。地址选择电路6产生指定地址。
时钟线7a被安排成平行于每条节点线,传送从控制器的时钟信号源(未示出)提供的公共时钟信号。
配置是使得在时钟线7a上的时钟信号传送到中继器8,类似于节点线。所以,每个交换机电路5通过参考时钟线7a的时钟信号与其它交换机电路同时操作,由此使得有可能减小在节点(交换机电路)之间传播的数据的延时差。而且,不必考虑在节点之间的传播延时(偏斜),以及可以放松例如中继器8的插入限制。
用于把从缓存器1读出的并行数据转换成串行数据的并行/串行转换电路9被连接在纵横制交换机3的输入端口与接口部件之间,以及用于把串行数据转换成并行数据的串行/并行转换电路10被连接在输出端与接口部件之间。并行/串行转换电路9被组成为使得操作的时序可以通过参考在时钟线7b上的时钟信号而被调节。
时钟线7b可以发送与时钟线7a共享的时钟信号,但它也可以发送不同的时钟信号。
当缓存器1与像素流水线处理器2被配置成允许输入和输出串行数据时,并行/串行转换电路9和串行/并行转换电路10成为不必要的。具体地,当像素流水线处理器2包括串行操作流水线时,这二者可以仅仅通过提供在串行操作流水线的输入端与纵横制交换机3的每个串行总线的输出端之间的一一对应关系而被连线连接。所以,连线连接可以容易实行。
交换机电路5包括用于接收从节点外出线的前一级(交换机电路)的节点发送的指定地址的输入接口;允许节点进入线的数据输出到节点外出线和通过每次穿过一个交点时减小接收的指定的地址而生成新的指定的地址,而同时通过当接收的指定的地址表示特定的数值(例如,“0”)时连接节点进入线和节点外出线以及交换数据路径而遵循预定的法则,例如,保持循环序列的功能块;以及用于把新的指定地址发送到以后级的节点的输出接口。如上所述,交换数据路径和生成新的指定地址是在各个交换机电路5中自主地执行的。
指定地址的接收,数据路径的交换,新的指定地址的生成,以及新的指定的地址的输出可以通过逻辑电路和软件的共同作用而进行,但也可以只用如图3所示的逻辑电路以更简单的方式进行。
在图3上作为例子显示的交换机电路5包括减量电路11,用于把经由如在节点外出线中的多个级联连接的节点接收的串行进位比特减量一个比特;逻辑或门电路12,用来保持所有的地址比特;逻辑与门电路13,当地址比特成为“0”时,产生选择器信号;以及连接交换电路14,用于根据选择器信号的输出电平交换节点进入线和节点外出线的连接/断接。
交换机电路5可以通过检测它刚接收的地址比特是“0”而认出它本身是被指定的。所以,优点在于目标交换机电路5的指定可被大大地简化。
在本实施例的纵横制交换机3中,时钟线7a并行连线到节点进入线和节点外出线,以及每个交换机电路5参考在时钟线7a上传播的公共时钟信号,减小在节点(交换机电路)之间传播的数据的延时差。这是用于解决上述的问题的措施之一。
通过这样的配置,在节点中易于建立数据同步,不必考虑在节点之间的传播延时(偏斜),以及可以放松例如中继器8的插入限制。
[用于操作控制纵横制交换机的方法]
下面对于其中进行从缓存器1到像素流水线处理器2的数据传送的情形,描述用于操作控制纵横制交换机3的方法。
在这个方法中,上述的图像呈现设备的控制器基本上起到引导的作用,但也可以在控制器的控制下例如借助于像素流水线处理器2被实施。
下面概述操作控制方法的主要特征。
因此,控制器传递指定的地址作为来自任何节点外出线的输入端的串行数据。指定地址是代表来自节点外出线的输入端的交换机电路的串行号的数字数据。换句话说,指定地址代表按来自节点外出线的输入端的交换机电路的串行次序的目标交换机电路5所处的地方。当接收指定地址时,自主地作出关于接收的指定地址在所提到的节点外出线的每个交换机电路5中是否为“0”的决定。如果表示零数值,则在节点进入线上的数据被接收以及被传送到节点外出线上以后级的节点。而且,通过从接收的指定地址中减去“1”而生成新的指定地址,以及这个新的指定地址作为串行数据被提供到下一个级的节点。
图4是有关由控制器实施上述的操作控制的交换机电路5的处理流程图。
<步骤S1>
控制器把指定地址提供到具有目标交换机电路5的节点外出线的地址选择电路6,以及这个地址选择电路6把指定地址初始化,并用1比特把它提供到节点外出线。
<步骤S2>
减量电路11将地址比特的最低位(首先要接收的地址比特)减量以及确定要被提供到以后级的节点的新的指定地址的数值(地址比特)。当在减量期间地址比特是“0”时,会发生秩数下降(进位下降)。所以,下一个地址比特也被减量。
在这个处理过程期间,逻辑或门电路12把来自前一级的节点的地址比特保存在预定的存储器区域。
<步骤S3>
逻辑与门电路13确定地址比特的输出是否结束。如果已结束,则处理流程进到步骤S4,如果没有结束,则处理流程回到步骤S1。
<步骤S4>
逻辑与门电路13确定地址比特的和值是否为“0”。如果地址比特的和值为“0”,则处理流程进到步骤S5。
<步骤S5>
交换机电路5的逻辑与门电路13断言选择器信号。连接交换电路14然后按照选择器信号连接节点进入线和节点外出线。
图5显示这个处理过程的图案。因此进行从节点进入线到节点外出线的数据传送。
一旦数据传送结束,控制处理过程就结束。
从缓冲器1到像素流水线处理器2的数据传送是通过所有的交换机电路5自主执行上述的控制处理过程而适当地实行的。采用这样的操作控制方法使得有可能共享数据引入线和用于交点交换(数据传送)的控制线,以及大大地减小所使用的总线的数目。
在本实施例的纵横制交换机3中,节点进入线和节点外出线由串行总线组成。当指定地址被提供到节点外出线时,其指定地址变为“0”的交换机电路5自主地进行交点交换(数据传送)。结果,与并行类型的纵横制交换机相比较,线的数目可以大大地减小以及尺寸可以减小。而且,由于过渡到串行总线所引起的性能恶化可被抑制。
而且,因为各个节点进入线与其它节点进入线无关地传送指定地址,各个节点外出线也与其它节点外出线无关地传送指定地址。所以,在节点线之间的异步传送也成为有可能的,以及即使当节点线、节点、和交点的数目很大时,它们的控制也不会变得很复杂。
每个交换机电路5可以按照与用来确定在至少与其并行地操作的其它节点线上的交换机电路5的操作时序的时钟信号相同的时钟信号来操作。所以,可以减小在节点之间的数据传送延时。
本实施例的纵横制交换机3的另一个优点在于,因为交点交换是仅仅通过把指定地址提供到想要的节点外出线而实行的,有关数据路径交换的外部操作控制变为不必要的,以及操作控制本身被简化。
在以上提供的说明中,考虑了其中纵横制交换机3的操作控制主要由图像呈现设备的控制器进行的例子。然而,纵横制交换机的操作控制也可以基于其上安装有纵横制交换机的,但与图像呈现设备无关地存在的计算机与被记录在计算机可执行的记录媒体上的控制处理程序的共同作用被执行。
因此,通过把其上记录有操作控制程序的记录媒体适合于计算机,把操作控制程序装载到计算机的贮存单元,以及用计算机处理器读出和执行操作控制程序,操作控制可以按照图4显示的程序过程被实行。记录媒体的例子包括可以记录程序的计算机可执行的记录媒体,诸如半导体存储器单元、磁盘、光盘、光磁盘、和磁带。
<第二实施例>
下面描述可以适于多级流水线的纵横制交换机的实施例。
这个实施例的纵横制交换机包括多条节点线,用于把串行数据从输入端传送到纵横制交换机的输出端。每条节点线具有被连接到它的多个节点控制器,所有的都相等地间隔开。
在本实施例中涉及的节点线是为了使得说明与第一实施例的说明相兼容为方便而提供的概念上的线。在本实施例中,类似于第一实施例,把节点控制器称为“交换机电路”。
图6显示本实施例的纵横制交换机的具体的结构部件以及概述其操作。本实施例的纵横制交换机包括用作为地址信息生成装置的例子的地址初始化单元20,和用于进行数据路径交换的路径交换单元21。
在这里考虑的纵横制交换机的例子中,在路径交换单元21中的交换机电路(图6上用矩形表示)被安排成形成8×8矩阵。
本实施例的纵横制交换机与第一实施例的纵横制交换机3之间的差别在于,第一路径和第二路径被规定在级联连接的节点之间和第一路径被规定为相对于第二路径成一个角度,以及要传送的数据所经过的节点的数目。所谓“成一个角度”是指第一路径把在第一级中的第一交换机电路连接到在与第一级相邻的第二级中的第二交换机电路,以及第二交换机电路是不同于被连接到感兴趣的第一交换机电路的交换机电路(在同一个第二级),虽然在纵横制交换机中的第二路径具有被排列为矩阵的交换机电路。纵横制交换机的矩阵样的排列要求第一路径被规定为相对于第二路径成一个角度。应当指出,第一路径不必相对于第二路径“倾斜”。在本发明的范围内可以预期,第一路径可被规定为平行于第二路径,正如图6所示的情形。在本实施例中的交换机电路可以类似于第一实施例的交换机电路3,或它们可以具有不同的配置,如下面描述的。
被规定为成一个角度的第一路径是数据借以从每个输入端流到特别的端的路径,这样数据可以以与第一实施例相同的方式被发送到所有的输出端。这个第一路径把一个交换机电路的输出端连接到位于与前一个交换机电路不同的列中在下一个级中的另一个交换机电路的输入端。在如图6所示的例子中,第一路径把交换机电路的输出端连接在下一个级中每隔一列的另一个交换机电路的输入端,以及当达到特别的列处的节点时,第一路径进到处在下一个级的相邻的列中的交换机电路的输入端。这样的设置使得有可能减小数据传输延时差。
另一方面,第二路径是指定地址借以从前一个级中的节点(在同一列)流动的路径。第二路径被规定为沿着节点线。
这个纵横制交换机在被包容在可被安装在计算机的封装的能力、通过各个指定地址直接或间接规定每个交换机电路的能力、和用例如图像呈现设备的控制器控制其操作的能力方面是与第一实施例的纵横制交换机3相同的。
在本实施例中,每条节点线是用线号与其它节点线区分的,以及指定地址用二进制地址比特表示。
为了简化下面提供的说明,假设线号和指定地址每个用三个比特表示,但这个数字值仅仅是说明性的,以及这个例子不应当被看作为限制。
图6所示的地址初始化单元20产生用于第一(初始)级中每个交换机电路的指定地址。指定地址被使用来指定要连接到第一级中相应的交换机电路的目标交换机电路。指定地址可以是数字数据,例如表示目标交换机电路以与第一实施例相同的方式按第一级中交换机电路的串行次序所处在的地方。在每次经过一个节点时,这个地址被减量“1”,产生新的指定地址。因此,目标交换机电路被提供以“0”,作为来自连接到它的前一个级中交换机电路的它本身的指定地址。通过这些指定地址,每个交换机电路自主地确定它接收的指定地址是否为“0”。当指定地址表示“0”时,在被连接到这个交换机电路(由指定地址规定的交换机电路)的第一路径是从在以后级一侧的节点线产生的。
在图6上给出的例子中,显示了其中有关从线#6的输出端被提供到线#7的数据传递的指定地址被设置为“001”的情形。这个指定地址经由第二路径被发送到初始交换机电路。
在本实施例中使用的交换机电路的具体的配置被显示于图7。
因此,在交换机电路50中,串行数据“a”从用作为输入接口的例子的第一路径输入端INa被发送。串行数据“b”从用作为输入接口的例子的第二路径输入端INb被发送。数据“c”是通过减量电路502将串行数据“b”减量而得到的。选择器501选择地传送串行数据“a”,“b”,和“c”到用作为输出接口的例子的第一和第二路径输出端OUTa和OUTb。
减量电路502配备有进位电路503,以及配置是使得进位比特的逻辑电平(“0”/“1”)被给定到减量电路502的输入端和选择器501。进位电路503由以后描述的控制开始比特复位。
选择器501和进位电路503也配备有从外部控制器产生的阶段数据。阶段数据用来形成交点控制阶段和数据传送阶段,以及被提供为“0”或“1”。当阶段数据是“0”时,它是用于地址引入的交点控制阶段,以及当阶段数据是“1”时,它是用于数据引入的数据传送阶段。同一个阶段数据被引入到每个行(级)中所有的交换机电路的选择器501和进位电路503中。一旦所有的地址比特都已经过,就从阶段数据“0”转移到阶段数据“1”。另一方面,从阶段数据“1”到阶段数据“0”的转移是根据来自控制器的指令。例如,当某条节点线的输入端与另一条节点线的输出端经由第一路径被连接和必须改变其它输入端和输出端的连接关系时,这可以通过把阶段数据从控制器提供到相应的交换机电路的进位电路503和选择器501而被实施。
当阶段数据是“0”时,进位电路503发送进位比特以及当阶段数据是“1”时,进位电路503保持进位比特。在阶段交换期间,进位比特是重要的比特,如下面描述的。因此,其中阶段数据是“1”以及进位比特也是“1”的情形代表其中给定的指定地址是“0”的状态,也就是,所讨论的交换机电路在交点控制阶段被指定。
选择器501按照预定的法则进行串行数据选择。
例如,当阶段数据是“0”时,从减量电路502提供的数据“c是通过第二路径输出端OUTb产生的。
当阶段数据是“1”和进位比特是“0”时,第一路径输入端INa被链接到第一路径输出端OUTa,以及第二路径输入端INb被链接到第二路径输出端OUTb。当阶段数据是“1”和进位比特是“1”时,第一路径输入端INa被链接到第一路径输出端OUTa,以及第一路径输入端INa被链接到第二路径输出端OUTb。
更具体地,当阶段数据是“1”时,每个交换机电路总是通过它们的第一路径输出端OUTa产生与在它们的第一路径输入端INa从被连接到它们的前一级中的交换机电路接收的比特值相同的比特值,而不管进位比特的数值。从交换机电路通过第二路径输出端OUTb离开的比特值,当进位比特是“0”时,是与在它们的第二路径输入端INb处接收的比特值相同的比特值,或者当进位比特是“1”时,是与在它们的第一路径输入端INa处接收的比特值相同的比特值。
如上所述,当每条节点线的输入端与另一条节点线的输出端经由第一路径互相连接以及必须改变其它输入端与输出端的连接关系时,也就是,当必须改变用于某条节点线的输出数据(再次传送地址)时,如果阶段数据是“0”,第一路径输入端INa被链接到第一路径输出端OUTa,以及减去增量电路502的输出端(第二路径输入端INb)被链接到第二路径输出端OUTb。
用于上述的复位的控制开始比特和阶段数据被提供为作为来自控制器的命令序列的“指令阵列”。而且,在下面描述的说明中,按图7所示组成的节点控制器代表交换机电路50,以使得说明与第一实施例的说明兼容。
<纵横制交换机的操作控制方法>
下面对于图6和图8到25描述在本实施例中纵横制交换机的操作如何被控制。
这个方法主要由图像呈现设备实施,但如上所述,它也可以通过与图像呈现设备无关的计算机与程序的共同作用被实施。
这里,假设有8个不同的数据(数据#0到数据#7),如图6的上部显示的,以及这些数据通过由线号(线#0到线#7)表示的任一条节点线的离开路径交换单元21,如图6的下部显示的。
在本实施例中,数据#0到数据#7分别通过线#0到线#7被提供到纵横制交换机。数据通过线#0离开路径交换单元21的最后一级中的交换机电路。同样地,数据#6,#1,#3,#4,#5,#7,和#4分别通过线1,2,3,4,5,6,和7离开最后一级中的交换机电路。
在以下的说明中,线号也由“n”表示,其中“n”是在0与7之间的整数,两个端值都包括在内(0≤n≤7)。经由地址初始化单元引导到第一级的交换机电路的线,在这里被称为供应线,数据#0到数据#7通这些线流到这些交换机电路。与地址初始化单元(AINI-1到AINI-7)有关的线号等同于指定给由各个地址初始化单元接收的数据的数据号,以及线号“n”等于数据号。例如,用于数据#5的供应线通过使用“5”的数据号被指定为线#5。
从最后级中的交换机电路引出的线,在这里被称为“目的地线”,数据n通过这些线离开纵横制交换机。如上所述,被提供到线#4的数据#4通过线#4,#7,和#0离开纵横制交换机。因此,用于数据#4的目的地线是线#4,#7,和#0。
相反,数据#2没有在任何线上产生。这意味着,没有线被用作为用于数据#2的目的地线。
而且,通过线#n离开路径交换单元21的最后一级中的交换机电路的数据在这里被称为“线-n输出数据”。例如,如图22所示--其细节在下面描述--,线#0的输出数据,即,线-0输出数据是数据#4。同样地,线-1输出数据是数据#6。
假设7,6,5,4,3,2,1,0的循环地址(数字数据)按递减次序被分配给每条节点线的交换机电路50。
为了指定目标交换机电路50,控制器串行地提供3比特地址到线#n上的地址初始化单元。三比特地址比特表示用于线-n输出数据的供应线的线号。在本例中,给定的数据的数据号等同于与其上存在有预期接收所谈到的数据的地址初始化单元的线有关的线号。所以,线-n输出数据的数据号是与用于线-n输出数据的供应线的线号相同的。
更具体地,用于线#0的线-0输出数据是数据#4,以及用于数据#0的供应线是线#4。所以,用于线#0的地址比特被确定为“4”。用于线#1的线-1输出数据是数据#6,以及用于线#1的地址比特被确定为“6”。同样地,用于线#2,#3,#4,#5,#6,和#7的地址比特分别被确定为“1”,“3”,“4”,“5”,“7”和“4”。
在本实施例中,以上述的方式被确定的线-n地址比特,在数据#n被提供到地址初始化单元之前,被串行地提供到线#n上的地址初始化单元。
在图6上显示的例子中,最右列的线#0被提供以在识别作为用于数据#4--即线-0输出数据--的供应线的线#4时使用的地址比特“100”。数据#0跟随在地址比特后面。在图6上,这个地址比特被表示为“地址#4”。线#1被串行地提供以在识别用于数据#6--即线-1输出数据--的供应线时使用的地址比特“110”。同样地,线#7被串行地提供以在识别线#4时使用的地址比特“100”。线#2被串行地提供以在识别线#1时使用的地址比特“001”。线#6被串行地提供以在识别线#7时使用的地址比特“111”。线#3被串行地提供以在识别线#3时使用的地址比特“011”。线#5被串行地提供以在识别线#5时使用的地址比特“101”。线#4被串行地提供以在识别线#4时使用的地址比特“100”。地址初始化单元20(AINI-1到AINI-7)按照与其有关的线号和接收的地址比特计算指定地址。在图6上,这些地址比特被表示为“地址#1”到“地址#6”。而且,在地址初始化单元AINI-1到AINI-7中的数字值相应于其上存在有相关的地址初始化单元的节点线的线号。
在地址比特中间的初始比特S是与LSB(最低位)同步地被提供的控制开始比特。在交换机电路50中的这个控制开始比特的输入使得进位电路503初始化以及使得选择器501传送一个地址比特。
在地址比特中间的第二比特C是与主数据同步地被提供的控制比特。
在地址比特中间的第三比特是与MSB(最高位)同步地被提供的结尾比特。当结尾比特被提供时,其进位比特是1的交换机电路50变为用于进行数据传输的目标交换机电路。
在图6上显示的纵横制交换机的路径交换单元21中的交换机电路通过第一和第二路径互相连接。第一路径把线#n上第m级中的交换机电路连接到线#(n-1)上第(m+1)级中的交换机电路,其中m是在1和8之间的整数,两个端值都包括在内(1≤m≤8)。例如,在图6上,在线#4上第一级中的交换机电路通过第一路径被连接到线#3上第二级中的交换机电路。对于线#0,公式n-1给出“-1”的结果,但“7”被使用于这个数值,因为公式0≤n≤7成立。因此,线#0通过第一路径被连接到线#7。这样,“n”的数值按…2,3,0,7,6,…进行循环。至于数值“m”,公式1≤n≤8成立,但第9(8+1=9)级意味着,数据离开最后一级的交换机电路。所以,不像数值“n”那样,数值“m”不进行循环。
此外,如下面描述的,在地址初始化单元20中的第一路径和第二路径的连接格式是使得路径按以下次序被链接:线#0的第一路径,线#1的第一路径,…线#7的第一路径,正如从线#0的第二路径的输入一侧看到的。所以,指定地址例如可以通过用对于线-n输出数据的输入的节点线的线号和对于线-n输出数据的输出的节点线的线号的操作而被生成。
然而,在本例中,因为指定地址是具有0到7的循环周期的数字数据的形式,地址初始化单元20进行考虑…1->0->7->6…等的循环周期的操作。
如上所述,从阶段数据“0”到阶段数据“1”的转移一旦被实行,所有的地址比特就都流过。所以,在图6和8到22上,阶段数据保持为“0”,而同时地址比特(在本实施例中是3比特)流过路径交换单元21中的交换机电路。另一方面,在所有的地址比特流过后才流动数据。所以,阶段数据保持为1,而同时数据正在流动。
当阶段数据是“1”时,每个交换机电路总是通过其第一路径输出端OUTa产生加到第一路径输入端INa的输入,不管进位比特的数值。因此,保证通过第一路径被提供到线#n上第m级中的交换机电路的数据(第一级中的交换机电路被提供以来自地址初始化单元的数据)至少从第一路径输入端INa流到下一条线(线#(n-1))上的下一级--即,第(m+1)级--的交换机电路的第一路径输出端OUTa然后流到下一级的交换机电路,只要“n”是在0和7之间的整数,两个端值都包括在内(0≤n≤7),以及“m“是在1和8之间的整数,两个端值都包括在内(1≤m≤8)。
例如,在图6上,数据#4通过地址初始化单元AINI-4被提供到线#4上第一级中的交换机电路。在线#4上第一级中的交换机电路把数据#4通过第一路径传送到线#3上第二级中的交换机电路。在线#3上第二级中的交换机电路把数据#4通过第一路径传送到线#n上第三级中的交换机电路。同样地,数据流到线#1上第四级中的交换机电路,线#0上第五级中的交换机电路,线#7上第六级中的交换机电路,线#6上第七级中的交换机电路,和线#7上第八级中的交换机电路。正如从上面看到的,保证数据#4通过第一路径流到对于每条线的一个交换机电路。同样的操作应用到其余数据。数据#0到#3和数据#5到#7流到对于每一条线的一个交换机电路。这是通过本纵横制交换机的第一路径的数据的流动。
接着,描述本纵横制交换机的第二路径。纵横制交换机的第二路径提供在同一条线的交换机电路之间的连接。这是作为例子对于图6上线4的情形描述的。在由箭头表示的方向上从AINI-4延伸到在图的底部的“线#4”的目的地的粗线相应于第二路径。所以,流过第二路径的数据传送到在同一个条线上第一,第二,第三,…,第八级中的交换机电路。
在本实施例中,为了产生数据#x作为来自线#n上第八级中的交换机电路的线-n输出数据,进行以下的处理过程,以允许在线#n上产生数据#x。
首先,通过第一路径接收数据#x的交换机电路是从在路径交换单元21的线#n上第一到第八级中的交换机电路中规定的。后面将描述如何规定交换机电路。规定的交换机电路把通过第一路径接收的数据#x通过第二路径传送到在同一条线上的下一级中的交换机电路。跟随在规定交换机电路后面的级中的交换机电路把通过第二路径接收的数据#x通过第二路径传送到下一级中的交换机电路。类似的程序过程重复进行,直至在第八级中的交换机电路通过第二路径接收数据#x和从它产生接收的数据#x为止。这样,数据#x实际上是从第八级中的交换机电路中作为线-n输出数据产生的。
在本实施例中,每个交换机电路具有两个输出端,第一路径输出端OUTa和第二路径输出端OUTb,正如图7上清楚地显示的。第八级中的交换机电路只通过第二路径输出端OUTb产生数据#x。然而,对于使用输出端OUTb和输出端OUTb哪一个输出端来从第八级中的交换机电路输出数据是任意的。数据#x可以只通过第一路径输出端OUTa或通过两个输出端被产生。
接着,结合各条线来描述纵横制交换机。每条线上有8个交换机电路。在这些线上的第一级中的交换机电路通过它们的各自的第一路径接收来自互相之间的不同的数据。这被更具体地描述为数据#0到#7中的哪个数据被提供到图6上的线#4上每个级中的交换机电路。线#4上第一级中的交换机电路通过AINI-4被提供以数据#4。在本实施例中,数据#4由第一级中的交换机电路的第一路径输入端INa接收。第二级中的交换机电路通过第一路径被连接到线5上第一级中的交换机电路。所以,从线#5的地址初始化单元提供到线#5上第一级中的交换机电路的数据#5从线#5上第一级中的交换机电路通过第一路径被发送到线#4上第二级中的交换机电路。换句话说,线#4上第二级中的交换机电路的第一路径输入端INa接收数据#5。同样地,线#4上第三级中的交换机电路的第一路径输入端INa接收数据#6。线#4上第四、第五、第六、第七、和第八级中的交换机电路的第一路径输入端INa分别接收数据#7,#0,#1,#2,和#3。当集中在单条线时,由线#n上每一级中的交换机电路的第一路径输入端INa接收的数据是:用于第一级的数据#n,用于第二级的数据#(n+1),用于第三级的数据#(n+2),用于第四级的数据#(n+3),等等。然后,第m和第八级的第一路径输入端INa分别接收的数据#{n+(m-1)}和数据#(n+7)。应当指出,{n+(m-1)}的数值在0和7之间循环,如…,7,8,1,2,3,4,5,6,7,8,1,2…,因为如上所述,“n”是在0和7之间的整数,两个端值都包括在内(0≤n≤7),以及“m”是在1和8之间的整数,两个端值都包括在内(1≤m≤8)。
正如从上面看到的,第m级中的交换机电路被提供以数据#{n+(m-1)},而不管交换机电路处在哪条线上。换句话说,当数据#x被用作为用于线#n的线-n输出数据时,公式x={n+(m-1)}是正确的。所以,数据#x被提供到的级的号码“m”可以由公式m=x-n+1给出。
例如,当数据#7是在线#6上(即,n=6)的交换机电路中的线-6输出数据(即,x=7)时,数据#7被提供到的级的号数m可以通过m=(7-9+1)=0得到。因此,数据#7被显示为提供到第二级中的交换机电路。同样地,当线-6输出数据是数据#5(即,x=5)时,公式给出(5-6+1)=0。然而,级的数值在1到8之间循环,这样,第0级等同于第8级。因此,数据#7被提供到第8级中的交换机电路。在图6上,上述的关系对于所有的线和所有的级都是正确的。
在这样的假设下,按照本实施例的纵横制交换机被配置成使得当阶段数据是“1”时,在线#n上的交换机电路中间的,其第一路径输入端INa被提供以预期为线-n输出数据的数据#x(数据#7相应于图6上用于线#6的线-6输出数据,如图22所示,以及x=7)的交换机电路中进位比特总是“1”,以及在其第二路径输入端INb被提供以数据#x的交换机电路中进位比特总是“0”。原则上,对于以上条件不成立的交换机电路,进位比特可以是“0”或“1”。在本实施例中,在以上条件不成立的交换机电路中,进位比特具有“0”的数值。
如下面描述的,本实施例借助于使用每个具有如图7所示的结构的交换机电路适当地确定指定地址、阶段数据、和复位输入而得到上述的配置。通过这样的配置,当数据#x通过所提到的交换机电路的第一路径输入端INa被提供到线#n上的交换机电路时,数据#x是通过其第二路径输出端OUTb被产生的,而不管由同一个交换机电路的第二路径输入端INb接收的数据。通过第二路径输出端OUTb产生的数据#x然后通过其第二路径输入端INb被提供到在同一个线上下一个级中的交换机电路。进位比特在通过第二路径被提供以数据#x的交换机电路中具有“0”的数值,正如以上描述的,这样,数据#x通过第二路径输出端OUTb被发送,然后通过在以后级中的交换机电路的第二路径输入端INb被发送到该交换机电路。以后级中的交换机电路把通过第二路径接收的数据传送到自同一个线上接着的级中的交换机电路。所以,在线“n”上第八级中的交换机电路产生作为线-n输出数据的数据#x。
被提供到任何线上的地址初始化单元的数据可被用作为用于线#n的线-n输出数据的数据#x。除了在线与数据之间作出一一对应的关系以外,同一个数据可以通过两个或多个线被产生。例如,如图22所示,数据#4可被产生作为用于线#4,#7,和#0的线输出数据。
现在描述被使用来如上所述地适当地确定进位比特的配置。在本实施例中,如图7所示的交换机电路被使用来得到上述的配置,和用于确定指定地址的时间点,阶段数据的技术规范,进位比特的改变,和复位信号的输入,达到上述的配置。
在本实施例中,在对于地址引入的交点控制阶段期间,阶段数据是“0”,以及各个线上的地址初始化单元提供指定地址到它们的相关的交换机电路。如上所述,每次经过一个节点(交换机电路),指定地址被减量(减小)“1”,产生新的指定地址。新的指定地址被提供到下一个级中相关的交换机电路。地址初始化单元把指定地址和数据分别提供到第一级中交换机电路的第二路径输入端INb和第一路径输入端INa。当阶段数据是“0”时,来自减去增量电路502的数据“c”通过第二路径输出端OUTb被产生。如上所述,当阶段数据是“0”时,交换机电路发送进位比特。
下面对于其中指定地址用一个比特被给出的情形描述交换机电路的进位比特发送的操作。为了简化起见,这里结合单个交换机电路进行说明。然而,应当看到,相同的结果可以应用于本发明的纵横制交换机中的所有的其它交换机电路。对于其中交换机电路被提供以“0”的进位比特的情形,当交换机电路通过交换机电路的第二路径输入端INb接收“0”的输入时,交换机电路通过其第二路径输出端OUTb产生“0”,以及进位比特被保持为“0”,以及当交换机电路通过其第二路径输入端INb接收“1”的输入时,交换机电路通过其第二路径输出端OUTb产生“1”,以及进位比特被保持为“0”。对于其中进位比特是“1”的情形,当交换机电路通过其第二路径输入端INb接收“0”的输入时,交换机电路通过其第二路径输出端OUTb产生“1”,以及进位比特保持为“1”,而当交换机电路通过其第二路径输入端INb接收“1”的输入时,交换机电路通过其第二路径输出端OUTb产生“0”,以及进位比特变为“0”。更具体地,当进位比特表示“1”时,每个交换机电路把串行接收的指定地址的比特减量一比特,而当进位比特表示“0”时,不进行减量操作。因此,每个交换机电路对于它串行接收的指定地址进行一比特减小(减量1),减小一比特。这种配置通过从在每个交换机电路中的接收的指定地址中减去1,而允许把具有比起在刚好前一级中的相关的交换机电路中提供的指定地址小1的数值的指定地址串行输入到给定的交换机电路。
在上述的交换机电路的操作期间,当进位比特是“0”时,进位比特保持为“0”,而不管加到第二路径输入端INb的输入。另一方面,当进位比特是“1”时,进位比特只在交换机电路通过其第二路径输入端INb接收“0”的输入时才保持为“1”,而在交换机电路通过其第二路径输入端INb接收“0”的输入时,进位比特变为“1”。
进位比特具有“1”的初始值,以及当被串行提供到交换机电路的指定地址的比特(在本实施例中是3个比特)的任何一个比特具有“1”的数值时,这个数值变为“0”。一旦是“0”,则进位比特不再具有“1”的数值。
被提供到交换机电路的指定地址的数值“0”表示所提到指定地址的所有的比特具有“0”的数值。在这样的条件下,用于所讨论的交换机电路的进位比特保持为“1”。所以,对于被提供以“0”--即“000”--的指定地址的交换机电路,进位比特保持为“1”。
另一方面,提供其到交换机电路的指定地址具有不同于“0”的数值,则组成指定地址的比特的至少一个比特具有“0”的数值。在三个比特由已接收到不同于“0”的数值的指定地址的交换机电路接收以后,进位比特总是具有数值“0”。
这样,只对于其中指定地址的所有的串行提供的比特都具有“0”的数值的交换机电路,允许进位比特具有“1”的数值。在其它交换机电路中,即使在指定地址的全部三个比特都已流过以及数据被提供以后(即,在阶段数据变为“1”以后),进位比特仍保持为具有“0”的数值。这种配置使得有可能在数据传送阶段(阶段数据=“1”)期间,指定通过第一路径数据被提供到的目标交换机电路,对于指定的交换机电路保持“1”的数值,以及把用于其它交换机电路的进位数值改变为“0”。
另一方面,下面描述可被使用来在线#n上第一到第八级中的交换机电路中间,指定在数据传送阶段期间通过第一路径(或其地址初始化单元)使数据#x提供到的目标交换机电路的这样的配置,该数据#x是应当被使用作为线-n输出数据的数据。
在线#n上的地址初始化单元对于这个指定进行计算,数据#x--线-n输出数据--通过第一路径被提供到在哪个级中的哪个交换机电路(第一级中的地址初始化单元)。如上所述,数据#x被提供到线#n上第(x-n+1)级中的交换机电路。此外,也如上所述,指定地址被图7的减量电路502减量,以及然后被提供到下一级中的交换机电路。所以,指定地址在它被提供到第(x-n+1)级中的交换机电路时被减量(x-n)次。根据上述说明,在线#n上的地址初始化单元给出指定地址为(x-n)。
现在,说明集中到各条线上。当加到线#6的数据#6是线1-输出数据时,n=1和x=6成立。所以,地址初始化单元AINI-1计算指定地址的数值为(6-1)=5。每次在线#1上的第一、第二、第三、第四和第五级中经过交换机电路时,指定地址被减量1。当指定地址达到第六级中的交换机电路时,在减量五次以后,指定地址具有“0”的数值。因此,在线#1上的第六级中的交换机电路被识别为目标交换机电路,数据#6(它是线-1输出数据)通过第一路径被提供到目标交换机电路。
在线#7(n=7)上,被提供到线#4的数据#4被使用作为线-7输出数据。所以,(x-n)的数值可被给出为4-7=-3。然而,地址初始化单元AINI-7按照这个纵横制交换机的循环特性通过把“8”(循环数字值的数目)加到“-3”(相减结果)上,产生“5”的数值,即“101”。因此,考虑循环周期的循环结果可以借助于对于数字值“8”执行模运算而得到。
通过例如用串行减法器串行地执行的二进制减法,地址初始化单元可被配置成产生它们的各个指定地址,反映循环特性。应当指出,每个地址初始化单元可以参考它处在的线的线号。这可以通过例如把线号记录在地址初始化单元中提供的存储器上。
上述的阶段数据也被提供到地址初始化单元。当阶段数据是“0”时,地址初始化单元AINI-n实行上述的操作。另一方面,当阶段数据是“1”时,地址初始化单元AINI-n把数据#n传送到第一级中的交换机电路。
接着,描述减法的基本原理。每次在阶段数据表示“0”时,减法被串行地执行减去“1”比特。例如,上述的地址初始化单元执行以下的处理,从相应于线-7输出数据的数据号的“4”,即“100”,中减去相应于线#7的线号的“7”,即“111”。
首先,地址初始化单元AINI-n被提供以线-n输出数据的数据号(在本例中,地址初始化单元AINI-7的100)的第一比特。为了简化起见,这个输入在这里被称为P。另一方面,线#n上的地址初始化单元AINI-n读出线#n的线号“n”(在以上例子中,“111”)的第一比特。由地址初始化单元读出的比特在这里被称为“Q”。地址初始化单元AINI-n计算公式P-Q-R,其中R代表进位比特。地址初始化单元AINI-n然后把计算结果提供到第一级中交换机电路。
然而,在这个计算中,进位比特具有“0”的缺省值。当从计算得到负的结果时,进位比特被改变为“1”,而不管它在计算以前的状态。从地址初始化单元AINI-n产生计算结果与数值“2”的和值。这保证通过每次一比特的串行输入的计算。
图8显示其中控制开始比特S被提供到地址初始化单元20以启动交点控制阶段的状态。图9显示其中作为串行数据(地址)的第二比特的控制比特C跟随在最低位后面被提供到地址初始化单元20,以及最低位被提供到第一级中的交换机电路50的状态。图10显示其中控制结束比特E,即串行数据(地址)的最高位,被提供到地址初始化单元20,最低位被提供到第二级中的交换机电路50以及第二比特被提供到第一级中的交换机电路50的状态。
在全部三个比特传送到地址初始化单元20的时刻得到的数字值表示上述的减法结果。
在图8上,作为例子对于线#7进行说明。数值x=4可以从作为线-7输出数据的数据#4得到,而数值n=7可以从线号7得到。地址初始化单元AINI-7被提供以由公式x=4给出的数值4,“100”的最低位“0”。地址初始化单元AINI-7从上述的存储器读出数值7,“111”的最低位“1”,以及从0减去1。然后,地址初始化单元AINI-7减去进位的缺省值“0”。
减法结果是0-1=-1。如上所述,第一级中的交换机电路被提供以通过把2加到-1的减法结果而得到的数值“1”,作为指定地址的最低位(相应于在图8的AINI-7中的指示“0->1”)。虽然图上未显示出,按照上述的原理从进位比特具有“1”的数值,因为计算结果具有负的数值。
转到图9,地址初始化单元AINI-7被提供以数值x=“100”的第二比特“0”。数值n=“111”的第二比特“1”是从存储器读出的,以便用于减法。计算结果被给出为0-1-1=-2,因为进位比特具有“1”的数值。
按照上述的原理,在第一级中的交换机电路被提供以通过把2加到减法结果而得到的数值“0”(相应于在图9的AINI-7中的指示“0->0”)。
在图10,地址初始化单元AINI-7被提供以数值x=“100”的最高位“1”。数值n=“111”的最高位“1”从它中被减去,然后进位比特的数值“1”也从它中被减去。计算结果被给出为1-1-1=-1。然而,“1”的数值是根据上述的原理通过把2加到减法结果而得到的。这规定指定地址的第三比特,即,“1”(相应于在图10的AINI-7中的指示“1->1”)。这些运算产生101(表示5)的指定地址。正如从以上看到的,通过使用进位比特,有可能提供从线-n输出数据的数据号“x”中减去线号“n”的结果。
当串行数据(要被发送的数据)的第四比特此后被提供到地址初始化单元时,指定地址的控制结束比特E被提供到路径交换单元21的第一级中的交换机电路50。这个状态显示于图11。
在图11上,线#4,#5,和#3的第一级中的交换机电路50的进位比特是1。所以,如上所述,在这些线#4,#5,和#3上,在第一级中的交换机电路50变为被指定为用于进行数据传送的交换机电路。所以,在这些交换机电路50中,在第一路径中流动的串行数据将被传送到第二路径,以及各个数据将直接传送到同一条节点线的以后级的交换机电路50(第二路径),直至它们到达输出端位置。
图12显示其中在线#6上的第二级中交换机电路50被指定为用于进行数据传送的交换机电路。
然后,如图13和图14所示,串行数据被逐级发送,以及在图15显示的状态中,在线#0上的第五级中交换机电路50被选择为用于进行数据传送的交换机电路。
在图16显示的状态中,在线#1和线#7上的第六级中交换机电路50被指定为用于进行数据传送的交换机电路。
而且,在图17显示的状态后面,在图18显示的状态中,在线#2上的最低级中交换机电路50被指定为用于进行数据传送的交换机电路50。
因此,如果在每条节点线上各个交换机电路50的指定地址的所有的地址比特的输入结束,则从下一个操作时序,处理流进入数据传送阶段。在短时间内,数据按图19到21显示的次序传送到交换机电路50以及从每条节点线的输出端逐个比特地被产生。
图22显示哪个路径被选择来传送这些串行比特,以及在哪个状态下数据最终从输出端被产生。
因此,在第二实施例的纵横制交换机中,因为数据传送阶段与交点控制阶段是分开的,用于数据输出的线和用于交点控制的控制线可以被共享,在交换机电路中的线的数目可以大大地减小,以及纵横制交换机可以小型化。
而且,进行连线以使得在节点之间的距离变为相同的或几乎相同的,使得有可能此后通过经由接口部件的多级连接而扩展纵横制交换机的尺度。
而且,因为交点控制可以与用指令阵列的数据传送几乎同时地进行,在以交点控制阶段的小的比值的处理的情形下可以实施更加快速的数据传送处理。
第二实施例的纵横制交换机实际上可以以各种各样的模式被使用。
例如,除了诸如图23显示的纵横制交换机利用的一般方式以外,图24上显示的多播系统和图25上显示的广播系统可以用本实施例的纵横制交换机容易地实施。
在这些图上,由标号22表示的区域的数字值是被使用来输入想要从这些节点线被产生的数据的节点线的线号,以及在路径交换单元21中的数字值是节点线的交换机电路50的地址。在交换机电路50上写入的数字值是这里被减量的地址。在地址初始化单元20中的数字值是指定地址,以及如上所述,是通过从想要被使用于输出的节点线的线号中减去其中有数据流动的节点线的线号而得到的。
图24显示其中从由线号0表示的节点线的输入端提供的数据同时从线#2,线#3,线#5,和线#6被产生,以及从由线号2表示的节点线的输入端提供的数据从线#4和线#7被产生的情形。
图25显示其中从由线号3表示的节点线的输入端提供的数据从线#0到线#7的所有的线同时被产生的情形。
因此,不单可以实施具有N个输出对N个输入的数据路径交换图案(N是自然数),而且也可以实施具有M个输出对N个输入的数据路径交换图案(N<M)。再者,因为指定地址仅仅通过规定线号被生成,以及相应于这个指定地址的每条节点线的交换机电路50自主地进行数据传送,交点控制可以类似于第一实施例的情形,被大大地简化。
作为修正的例子,在路径交换单元21中的第一路径和第二路径可被规定为在图26所显示的路径交换单元23中。
图26显示涉及其中第一路径被规定为在给定的级的交换机电路50的输出端与在相对于刚提到的前面的交换机电路50的相邻的列和下一个级中另一个交换机电路的输入端之间的情形的例子。而且,第二实施例的上述的纵横制交换机代表用于每一行的流水线操作的例子,但在图26显示的纵横制交换机中,对于多个行进行流水线操作。换句话说,每条节点线的操作阶段在几个线单元中被交换,诸如阶段0到阶段4。
而且,在图26显示的配置中,当选择的路径达到最左端的列时,它返回到下一个级中最右端列的交换机电路50的输入端,但它可返回到与紧接在下面的级中的右面的交换机电路相邻的交换机电路50的输入端。
本发明因此是对于它的两个实施例进行描述的,然而,没有对于本发明的范围加上任何限制。
例如,在第一和第二实施例中,描述了其中地址和指定地址都是以递减次序的数字数据,每次经过一个节点时,指定地址被减量,以及当指定地址变为“0”时进行数据传送,也就是,其中由节点地址表示的特定的数值被间接地规定的例子。然而,也可以采用其中地址和指定地址都是以递增次序的数字数据,当经过一个节点时,地址表示的数值增加,以及当表示由地址表示的数值达到事先分配给该节点的固有值时,也就是,当由节点地址表示的特定的数值被直接规定时,在节点上的交换机电路50被操作以及实行数据传送的配置。
如果当特定的数值被间接规定时得到的地址被认为是相对地址,以及当特定的数值被直接规定时得到的地址被认为是绝对地址,则在上述的纵横制交换机的例子中,具体地,在第二实施例的纵横制交换机的例子中,在地址初始化单元20后面的地址中,表示数据是从哪条线取得的数值必须被提供(接收)作为相对于自己的地址的相对值。所以,为了提供操作的兼容性,必须在地址初始化单元20中把相对地址转换成绝对地址。这时,从加速处理的观点看来,最好准备地址转换表,它事先规定在转换期间在相对地址与绝对地址之间的关系。
而且,按照本发明的纵横制交换机不单可应用于选择在缓存器1与像素流水线处理器2之间引用的数据路径的情形下,而且也可应用于在并行计算机,ATM(异步传输模式),以太网(商标名称)等等中的数据传送,在数据通信处理中数据路径的选择,和其它应用。
以上提供的说明清楚地表明,本发明可以提供小的成本经济的纵横制交换机,而不增加线的数目以及在数据路径的转换处理期间,甚至在增加交换机数目时不增加交换控制的复杂性。而且,按照本发明,本发明也可以提供可适于多级流水线的纵横制交换机。
Claims (18)
1.一种纵横制交换机,包括:
节点控制器,被提供在多个级中互相级联连接的多个节点的每个节点上,
每个节点控制器具有:
输入接口,它从前一级的节点处接收用于直接或间接规定其中存在目标节点控制器的相对位置的地址信息;
交换机,确定接收的地址信息是否表示特定的数值,当确定特定的数值被表示时允许数据输出到预定的数据输出线,以及生成其中接收的地址信息按照预定的法则进行改变的新的地址信息;以及
输出接口,用于提供新的地址信息到以后级中的节点。
2.如权利要求1中所述的纵横制交换机,其中地址信息是循环数字数据,
输出接口通过在同一个改变方向上增加或减小数字数据预定的数值而生成新的地址信息。
3.如权利要求2中所述的纵横制交换机,其中地址信息是包括开始比特和结尾比特的串行数据。
4.如权利要求1中所述的纵横制交换机,其中纵横制交换机包括多条节点线,每条节点线具有多个级的节点,
在每条节点线上的节点控制器与在其它节点线上的节点控制器异步地操作。
5.如权利要求1中所述的纵横制交换机,其中纵横制交换机包括多条节点线,每条节点线具有多个级的节点,
在每条节点线上的节点控制器以与在其它节点线上的节点控制器,至少与其并行操作的那些节点控制器相同的时钟时序操作。
6.如权利要求1中所述的纵横制交换机,其中多个级的每个节点是与预定的数据存储器的输出地址一一对应的,
每个节点控制器的交换机在其操作期间把从数据存储器接收的数据经由与相应的节点有关的输出地址提供到数据输出线。
7.如权利要求5中所述的纵横制交换机,其中建立第一路径和第二路径,第一路径用于把来自前一级的节点的数据提供到在每条节点线上的各个节点控制器以及用于把数据提供到在其它的节点线的以后级的节点,第二路径用于提供来自前一级的节点的地址信息以及用于把新的地址信息提供到在同一条节点线的以后级的节点。
8.如权利要求7中所述的纵横制交换机,其中节点控制器被排列成在多条节点线上的行-列矩阵,
第二路径被规定为在每条节点线的列方向上,
第一路径被规定为在前一级的节点控制器的输出端与相对于这个节点控制器下一个级中以及在不同的列中存在的节点控制器的输入端之间。
9.如权利要求8中所述的纵横制交换机,其中在每个节点控制器中第一路径和第二路径具有相同的或几乎相同的节点长度。
10.如权利要求8中所述的纵横制交换机,其中被安排在同一个行方向上的至少所有的节点控制器按照确定同一个操作时序的时钟信号被操作。
11.如权利要求8中所述的纵横制交换机,其中第一路径被规定为在前一级的节点控制器的输出端与相对于这个节点控制器下一个级中以及在相邻的列中存在的节点控制器的输入端之间。
12.如权利要求8中所述的纵横制交换机,其中整个第一路径或第一路径的一部分被规定为在前一级的节点控制器的输出端与相对于这个节点控制器下一个级中以及在由来自这个节点控制器的多个列分开的位置中存在的节点控制器的输入端之间。
13.如权利要求12中所述的纵横制交换机,其中与在列方向上位于最末端位置的节点控制器有关的第一路径被规定为在各个节点控制器的输出端与位于在下一个级中相邻的位置的节点控制器的输入端之间。
14.如权利要求8中所述的纵横制交换机,其中地址信息生成装置被提供在多条节点线的每个输入端处,地址信息生成装置用来根据在识别其上存在有地址信息生成装置的节点线时使用的第一线识别数据和在识别打算用来接收从在其上存在有地址信息生成装置的线上的上一级的一个节点中的交换机提供的数据的节点线时使用的第二线识别数据来生成地址信息。
15.如权利要求8中所述的纵横制交换机,被容纳在可被安装在计算机上的封装中,其中接口部件被提供在用于连接用来保持要被提供到所讨论的输入端的数据的第一设备的多条节点线的输入端处,以及不同的接口部件被提供在用于连接具有与节点线一一对应的操作流水线的第二设备的多条节点线的输出端处。
16.如权利要求8中所述的纵横制交换机,被容纳在可被安装在计算机上的封装中,其中接口部件被提供来用于连接所述多条节点线的输入端和/或输出端到同一个配置的不同的纵横制交换机的多条节点线。
17.一种用于操作控制纵横制交换机的方法,纵横制交换机包括在多个级中互相级联的节点和要产生的接收数据借以流动的多条节点线,每个节点具有节点控制器,方法包括以下步骤:
从其上要产生数据的节点线的识别信息和代表要被启动的节点控制器的相对位置的信息生成地址信息和把这个地址信息提供到目标节点线上初始级的节点;以及
由在地址信息被提供到的节点线的每个节点中存在的各个节点控制器确定接收的地址信息是否代表特定的数值;当确定代表特定的数值时产生呈现在相应的节点线上的数据和通过改变接收的地址信息一个预定的数值而生成新的地址信息;以及把这个新的地址信息提供到以后级的节点。
18.一种用于操作控制纵横制交换机的程序,纵横制交换机包括在多个级中互相级联的节点和要产生的接收数据借以流动的多条节点线,每个节点具有节点控制器,其上安装有纵横制交换机的计算机执行该程序以使得每个节点控制器进行:
(1)接收用于直接或间接规定其中存在目标节点控制器的相对位置的地址信息;
(2)确定接收的地址信息是否表示特定的数值和当确定表示特定的数值时产生呈现在各个的节点线上的数据;以及
(3)通过把接收的地址信息改变预定的数值而生成新的地址信息和把这个新的地址信息提供到以后级的节点。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103377142A (zh) * | 2012-04-17 | 2013-10-30 | 安凯(广州)微电子技术有限公司 | 一种存储方法及一种摄像系统 |
CN103377142B (zh) * | 2012-04-17 | 2016-11-30 | 安凯(广州)微电子技术有限公司 | 一种存储方法及一种摄像系统 |
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Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ATE333679T1 (de) * | 2003-03-24 | 2006-08-15 | Sony Computer Entertainment Inc | Crossbar-vermittlungsstelle, zugehöriges betriebssteuerungverfahren und -programm |
CN100384169C (zh) * | 2005-10-19 | 2008-04-23 | 华为技术有限公司 | 接入设备中的主从框级联系统 |
JP4841358B2 (ja) * | 2006-08-18 | 2011-12-21 | 富士通株式会社 | リクエスト送信制御装置およびリクエスト送信制御方法 |
JP2011022727A (ja) * | 2009-07-14 | 2011-02-03 | Sony Corp | 画像処理装置および画像処理方法 |
US9215112B2 (en) | 2010-02-23 | 2015-12-15 | Rambus Inc. | Decision feedback equalizer |
JP5949312B2 (ja) * | 2012-08-16 | 2016-07-06 | 富士通株式会社 | 並列計算機システム、データ転送装置及び並列計算機システムの制御方法 |
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US10135642B2 (en) | 2016-02-29 | 2018-11-20 | Rambus Inc. | Serial link receiver with improved bandwidth and accurate eye monitor |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4365292A (en) * | 1979-11-26 | 1982-12-21 | Burroughs Corporation | Array processor architecture connection network |
JPS61214694A (ja) * | 1985-03-18 | 1986-09-24 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | データ伝送のスイッチング装置 |
CA1292054C (en) * | 1987-05-15 | 1991-11-12 | Hitachi, Ltd. | Packet switching equipment and a packet switching method for controlling packet switched networks |
US5157654A (en) * | 1990-12-18 | 1992-10-20 | Bell Communications Research, Inc. | Technique for resolving output port contention in a high speed packet switch |
US5287346A (en) * | 1991-10-16 | 1994-02-15 | Carnegie Mellon University | Packet switch |
US5754792A (en) * | 1992-03-19 | 1998-05-19 | Hitachi, Ltd. | Switch circuit comprised of logically split switches for parallel transfer of messages and a parallel processor system using the same |
US5541914A (en) * | 1994-01-19 | 1996-07-30 | Krishnamoorthy; Ashok V. | Packet-switched self-routing multistage interconnection network having contention-free fanout, low-loss routing, and fanin buffering to efficiently realize arbitrarily low packet loss |
KR100211123B1 (ko) * | 1997-05-23 | 1999-07-15 | 윤종용 | 고속 패킷 스위칭을 위한 다단 상호 연결 망 |
US6201808B1 (en) * | 1998-03-27 | 2001-03-13 | Verizon Laboratories Inc. | Self-routing multicast network architecture |
JP4234866B2 (ja) * | 1999-10-29 | 2009-03-04 | 富士通株式会社 | 光ノード,送信用の光ノード及び受信用の光ノード並びに波長パス網用障害復旧方法 |
US7609695B2 (en) * | 2001-06-15 | 2009-10-27 | Industrial Technology Research Institute | Optimizing switching element for minimal latency |
ATE333679T1 (de) * | 2003-03-24 | 2006-08-15 | Sony Computer Entertainment Inc | Crossbar-vermittlungsstelle, zugehöriges betriebssteuerungverfahren und -programm |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103377142A (zh) * | 2012-04-17 | 2013-10-30 | 安凯(广州)微电子技术有限公司 | 一种存储方法及一种摄像系统 |
CN103377142B (zh) * | 2012-04-17 | 2016-11-30 | 安凯(广州)微电子技术有限公司 | 一种存储方法及一种摄像系统 |
CN110032537A (zh) * | 2019-03-27 | 2019-07-19 | 深圳市明微电子股份有限公司 | 地址写入方法、地址写入装置及计算机可读存储介质 |
CN110032537B (zh) * | 2019-03-27 | 2021-04-09 | 深圳市明微电子股份有限公司 | 地址写入方法、地址写入装置及计算机可读存储介质 |
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