CN1764175B - 自适应均衡器及其方法 - Google Patents

Abstract

一种均衡器可包括，根据多个滤波系数对输入数据信号进行滤波，并且输出一输出数据信号；响应于比特选择信号确定滤波系数是否满足条件，并且根据确定的结果输出滤波控制信号；以及产生滤波系数，根据输入数据信号估计信道并且根据估计的结果更新滤波系数。

Description

自适应均衡器及其方法

本发明要求2004年10月23日于韩国知识产权局提交的韩国专利申请No.10-2004-0085089的优先权，其内容在此结合，作为参考。

技术领域

本发明示例实施例涉及用于信道均衡的均衡器及其方法。

背景技术

均衡器可以用于输入至不同类型的信号发送和/或接收系统或从不同类型的信号发送和/或接收系统输出的信号的失真补偿。均衡器可包括滤波电路，该滤波电路例如通过抑制信道的噪声和/或失真可提高通信系统的性能。信道噪声和/或失真可能是由例如经由多路径输入到通信系统或从通信系统输出的信号的延迟引起的。该滤波电路可以使用滤波系数来抑制信道噪声和/或信道失真。滤波系数的值可以根据在主数据信号的较高频率和/或较低频率上分布的噪声信号(例如，延迟的信号)和/或信道估计信息而确定。相应于噪声信号的滤波系数可以被设置成可抑制各噪声信号的数值。

图1是描述传统的均衡器10的一个例子的方框图。参考图1，该传统的均衡器10可包括滤波电路11和系数更新电路12。该滤波电路11可包括多个滤波器单元TS1至TSM(其中M为整数)和一个加法器16。每个滤波器单元TS1至TSM可包括数据缓冲器13、系数缓冲器14以及乘法器15。每个滤波器单元TS1至TSM的数据缓冲器13和系数更新电路12可接收输入数据信号Din。系数更新电路12可估计关于输入数据信号Din而变化的信道，并且可根据估计出的信道产生滤波系数Co1到CoM(其中M为整数)。

例如，如果滤波电路11包括9个滤波器单元，则输入数据信号Din和滤波系数Co1至Co9、利用9个滤波器单元获得的乘法信号×1至×9可如图2所示。参考图2，输入数据信号Din可包括主数据信号MS1和MS2以及噪声信号Eo1至Eo4。该噪声信号Eo1至Eo4可以是，例如，在例如通过多路径发送主数据信号MS1和MS2时产生的、延迟的主数据信号MS1和MS2。为 了抑制噪声信号Eo1至Eo，系数更新电路12可产生滤波系数Co1、Co2、Co4和Co7，这些系数分别补偿噪声信号Eo1至Eo4。乘法器15通过将噪声信号Eo1至Eo4和滤波系数Co1、Co2、Co4和Co7分别相乘，可抑制噪声信号Eo1至Eo4。该乘法信号×1、×2、×4和×7可具有，例如，零的值，如图2所示。

为了适当的(例如，无变化地)将主数据信号MS1和MS2分别作为乘法信号×5和×9输出，系数更新电路12可产生滤波系数Co5和Co9，以使通过将主数据信号MS1和MS2与滤波系数Co5和Co9相乘得到的乘法信号×5和×9分别具有与主数据信号MS1和MS2相同或基本相同的值。

较低精度的信道估计可能使得其值实质上为零但是也可能不等于零的滤波系数Co3、Co6和Co8由系数更新电路12产生。通过将主数据信号或噪声信号与滤波系数Co3、Co6和Co8分别相乘得到的乘法信号×3、×6和×8可能被输入给加法器16，以使输入数据信号Din的失真形式可能作为输出数据信号Dout被输出。

发明内容

本发明的示例实施例提供了一种均衡器(例如，稀少抽头自适应均衡器)，该均衡器可通过基于滤波系数的值选择性地使能系数缓冲器，来减小滤波后的信号的失真，和/或可通过无需使用比较器而确定滤波系数的值来减小芯片尺寸。

本发明的一个示例实施例提供了一种均衡器，包括滤波电路，滤波器控制电路和系数更新电路。所述滤波电路基于多个滤波系数对输入数据信号进行滤波，并且输出一输出数据信号。所述滤波器控制电路响应于比特选择信号，确定滤波系数是否满足条件，并且基于所述确定而输出控制信号。所述系数更新电路产生滤波系数，基于输入数据信号估计信道并且基于估计的信道更新滤波系数。其中滤波系数的每个包括(L+1)比特，其中L为整数，所述比特选择信号包括第一至第L选择信号，以及基于所述滤波系数的阈值，第一至第L选择信号中的一个被使能。

本发明的另一示例实施例提供了一种滤波器控制电路，该滤波器控制电路可包括多个系数确定电路。系数确定电路的每个基于在存储于相应系数缓冲器中的滤波系数与阈值之间的比较而选择性地使能和禁止相应控制信号。

本发明的另一示例实施例提供了一种信道均衡方法。本方法的示例实施例可包括基于多个滤波系数对输入数据信号进行滤波，并且输出一输出数据信号；响应于比特选择信号确定滤波系数是否满足条件，并且基于所述确定输出控制信号；以及产生滤波系数，基于输入数据信号估计信道并且基于估计的信道更新滤波系数。其中滤波系数的每个包括(L+1)比特，其中L为整数，所述比特选择信号包括第一至第L选择信号，以及基于所述滤波系数的阈值，第一至第L选择信号中的一个被使能。

在本发明的示例实施例中，滤波电路可包括多个滤波器组。滤波器组还包括多个滤波器单元，其中每个滤波器单元可包括系数缓冲器，该系数缓冲器响应于一个控制信号被使能或被禁止，并且在被使能时，存储一个滤波系数。

在本发明的示例实施例中，每个滤波系数可包括(L+1)比特，其中L为整数，比特选择信号可包括第一至第L选择信号，并且第一至第L选择信号中的一个可基于阈值被使能。

在本发明的示例实施例中，滤波器控制电路可包括至少一个组控制电路。该组控制电路还可包括多个系数确定电路，其中每个系数控制电路基于在存储于相应系数缓冲器中的滤波系数和阈值之间的比较而选择性地使能和禁止相应的控制信号。

在本发明的示例实施例中，当各控制信号被使能时，每个系数缓冲器可选择性地被使能，并且当各控制信号被禁止时，每个系数缓冲器可选择性地被禁止。

在本发明的示例实施例中，每个系数确定电路可响应于第一至第L选择信号的至少一个，对在至少一个相应系数缓冲器中存储的至少一个相应滤波系数的(L+1)比特的至少一个执行逻辑操作。至少一个逻辑操作结果可作为相应控制信号被输出。

在本发明的示例实施例中，阈值可包括一个比特，该比特被设置为2^T，其中T＝0、1、……、L-1。随着阈值的增加，由每个系数确定电路对其执行逻辑操作的每个滤波系数的比特数可减小。

在本发明的示例实施例中，如果阈值为最大值，则第L选择信号被使能，并且每个系数确定电路响应于第L选择信号，对相应滤波系数的最高有效位执行逻辑操作。将逻辑操作结果作为控制信号输出。

在本发明的示例实施例中，如果阈值被设置为最小值，则第一选择信号被使能，每个系数确定电路响应于第一选择信号，对所有或基本上所有相应滤波系数的(L+1)比特执行逻辑操作。将逻辑操作结果作为相应控制信号输出。在本发明的示例实施例中，逻辑操作可为OR操作。

在本发明的示例实施例中，每个系数确定电路还可包括第一至第L选择器和多路选择器。第一至第L选择器响应于相应滤波系数的(L+1)个比特，分别输出第一至第L逻辑信号。多路选择器响应于被使能的第一至第L选择信号中的一个，选择第一至第L逻辑信号中的一个，并且将选出的逻辑信号作为一个控制信号输出。在本发明的示例实施例中，第一选择器对相应滤波系数的两个最高有效位执行OR操作，并且输出第一逻辑信号。第L选择器对相应滤波系数的最低有效位和第(L-1)逻辑信号执行OR操作，并且输出第L逻辑信号。

在本发明的示例实施例中，第二至第L选择器经由第一输入端口分别接收第一至第(L-1)逻辑信号，并且经由第二输入端口接收除两个最高有效位之外的相应滤波系数的(L+1)比特。

在本发明的示例实施例中，滤波电路可包括多个滤波器组。每个滤波器组还可包括多个滤波器单元，每个滤波器单元可包括系数缓冲器。每个系数缓冲器响应于多个控制信号的一个被使能或被禁止，并且在被使能时存储一个滤波系数。系数缓冲器可响应于一个控制信号被使能或被禁止。

在本发明的示例实施例中，滤波器控制电路还包括多个滤波器组和多个组控制电路。每个组控制电路根据在存储于相应滤波器组的系数缓冲器中的滤波系数的至少一个和阈值之间的比较，而选择性地使能和禁止相应控制信号。

在本发明的示例实施例中，滤波器控制电路还可包括多个滤波器组和多个组控制电路。每个组控制电路对在相应滤波器组的系数缓冲器中存储的每个相应滤波系数的(L+1)比特的至少一个执行逻辑操作。将逻辑操作结果作为相应控制信号输出。

在本发明的示例实施例中，如果阈值被设置为最大值，则第L选择信号被使能，并且每个组控制电路响应于第L选择信号，对从相应滤波器组接收到的、每个滤波系数的两个最高有效位执行逻辑操作。将逻辑操作结果作为相应的控制信号输出。

在本发明的示例实施例中，如果阈值被设置为最小值，则第一选择信号被使能，每个系数确定电路响应于第一选择信号，对从相应滤波器组接收到的、每个滤波系数的(L+1)比特执行逻辑操作。将逻辑操作结果作为相应控制信号输出。在本发明的示例实施例中，逻辑操作可为OR操作。

在本发明的示例实施例中，每个组控制电路可包括预选择器和系数确定电路。预选择器可响应于从相应滤波器组接收到的每个滤波系数的(L+1)比特，输出第一至第(L+1)操作信号。系数确定电路响应于比特选择信号和第一至第(L+1)操作信号产生相应控制信号。

在本发明的示例实施例中，每个预选择器可对从相应滤波器组接收到的每个滤波系数的(L+1)比特的一个进行OR操作。

在本发明的示例实施例申，系数确定电路可包括第一至第L选择器和多路选择器。第一至第L选择器响应于第一至第(L+1)操作信号，输出第一至第L逻辑信号。多路选择器响应于被使能的第一至第L选择信号中的一个，选择第一至第L逻辑信号中的一个，并且将选出的逻辑信号作为相应组控制信号输出。第一选择器对第一和第二操作信号执行OR操作，并且输出第一逻辑信号；第L选择器对第(L+1)操作信号和第(L-1)逻辑信号执行OR操作，并且输出第L逻辑信号。

在本发明的示例实施例中，第二至第L选择器可经由第一输入端口接收第一至第(L-1)逻辑信号，并且可经由第二输入端口接收第三至第(L+1)操作信号。

附图说明

通过结合附图将对本发明的示例实施例进行详细描述，并且在其中：

图1是传统均衡器的方框图；

图2是示出涉及传统均衡器的操作的信号的示意图；

图3是根据本发明的示例实施例的均衡器的方框图；

图4是根据本发明的示例实施例的系数确定电路的详细方框图；

图5是根据本发明的另一示例实施例的均衡器的方框图；

图6是根据本发明的示例实施例的组(bank)控制电路的方框图；以及

图7是根据本发明的另一示例实施例的系数确定电路的详细方框图。

具体实施方式

现在通过借助其中示出本发明的示例实施例的附图将描述本发明的示例实施例。在附图中，相同的参考数字代表相同的元件。

图3是根据本发明的示例实施例的均衡器100的方框图。参考图3，均衡器100可包括滤波电路110、滤波器控制电路120和系数更新电路130。该滤波电路110可包括多个滤波器单元(例如，抽头)T1至TK(其中K为整数)和一个加法器114。每个滤波器单元T1至TK可包括数据缓冲器111、系数缓冲器112和乘法器113。滤波器单元T1至TK可接收并且存储(即顺序接收和顺序存储)一输入数据信号D1。滤波器单元T1至TK的系数缓冲器112可分别响应于滤波控制信号BCTL1至BCTLK(其中K为整数)，而被选择性地使能或禁止。当滤波控制信号BCTL1至BCTLK被使能时，滤波器单元T1至TK的系数缓冲器112可被使能，并且滤波器单元T1至TK的系数缓冲器112可分别存储滤波系数C1至CK(其中K为整数)。组成每个滤波系数C1至CK的比特数目与在每个数据缓冲器111中存储的数据(未示出)的比特数目是相同的，或基本相同。滤波器单元T1至TK的乘法器113可将输入数据信号DI与滤波系数C1至CK分别相乘，并且可输出乘法信号M1至MK。加法器114可将乘法信号M1至MK相加并且输出一输出数据信号DO。

滤波器控制电路120可包括多个系数确定电路CS1至CSK(其中K为整数)。系数确定电路CS1至CSK可确定从各自系数缓冲器112中接收的滤波系数C1至CK是否小于一阈值并且可根据结果输出滤波控制信号BCTL1至BCTLK。例如，如果滤波系数C1至CK大于或等于所述阈值，则系数确定电路CS1至CSK可分别使能滤波控制信号BCTL1至BCTLK。如果滤波系数C1至CK小于所述阈值，则系数确定电路CS1至CSK可分别禁止滤波控制信号BCTL1至BCTLK。

例如，如果滤波系数C1至C3、C5至C7以及C9至CK均小于所述阈值，并且滤波系数C4和C8大于所述阈值，则滤波器控制电路120可禁止滤波控制信号BCTL1至BCTL3、BCTL5至BCTL7以及BCTL9至BCTLK，并且可使能滤波控制信号BCTL4和BCTL8。滤波器单元T4和T8的系数缓冲器112可被使能，并且滤波器单元T1至T3、T5至T7以及T9至TK的系数缓冲器112可被禁止。从滤波器单元T1至T3、T5至T7以及T9至TK的 系数缓冲器112输出的信号可为0值，并且从滤波器单元T1至T3、T5至T7以及T9至TK的乘法器输出的乘法信号M1至M3、M5至M7以及M9至MK可例如为零，而不管存储在数据缓冲器111中的数据的类型。

系数更新电路130可估计关于输入数据信号DI而变化的信道，并且根据估计的信道产生滤波系数C1至CK。例如，系数更新电路130可产生滤波系数C1至CK以使滤波系数C1至CK可补偿经由多路径输入的延迟信号。

图4是根据本发明的示例实施例的系数确定电路的方框图。该系数确定电路CS1将在下文中被详细描述。虽然在这里仅详细描述系数确定电路CS1，但是应该理解的是系数确定电路CS1至CSK都可具有相同的结构和/或工作特性。

参考图4，系数确定电路CS1可包括或(OR)门(或选择器)121至125和一多路选择器126。包含在系数确定电路CS1中的OR门(或选择器)的数目可例如根据组成滤波系数C1的比特数而增加或减少。例如，如果滤波系数C1具有六比特(例如，B1至B6)，则OR门125可对两个最高有效位B6和B5执行OR操作，并且输出一逻辑信号R5。OR门124可对逻辑信号R5和比特B4执行OR操作并且可输出逻辑信号R4。OR门123可对逻辑信号R4和比特B3执行OR操作并且可输出逻辑信号R3。OR门122可对逻辑信号R3和比特B2执行OR操作并且可输出逻辑信号R2。OR门121可对逻辑信号R2和最低有效位B1执行OR操作并且可输出逻辑信号R1。如果比特B6和B5的至少一个具有高逻辑值(例如，逻辑值‘高’或‘1’)，则逻辑信号R5可具有高逻辑值(例如，逻辑值‘高’或‘1’)。如果比特B6、B5和B4的至少一个具有高逻辑值(例如，逻辑值‘高’或‘1’)，则逻辑信号R4可具有高逻辑值(例如，逻辑值‘高’或‘1’)。如果比特B6、B5、B4和B3中至少一个具有高逻辑值(例如，逻辑值‘高’或‘1’)，则逻辑信号R3可具有高逻辑值(例如，逻辑值‘高’或‘1’)。如果比特B6、B5、B4、B3和B2中至少一个具有高逻辑值(例如，逻辑值‘高’或‘1’)，则逻辑信号R2可具有高逻辑值(例如，逻辑值‘高’或‘1’)。如果比特B6、B5、B4、B3、B2和B1中至少一个具有高逻辑值(例如，逻辑值‘高’或‘1’)，则逻辑信号R1可具有高逻辑值(例如，逻辑值‘高’或‘1’)。

比特选择信号SEL可包括选择信号F1至F5。选择信号F1至F5中的一个可根据阈值被使能。该阈值可包括一个比特，该比特可被设置为2T(其中 0≤T≤逻辑信号数-1)。该阈值可为，例如，24、23、22、21和20中的一个。如果该阈值被设置为24，则选择信号F5可被使能。如果阈值被设置为23，则选择信号F4被使能。如果阈值被设置为22，则选择信号F3被使能。如果阈值被设置为21，则选择信号F2被使能。如果阈值被设置为20，则选择信号F1被使能。

根据比特选择信号SEL的选择信号F1至F5的哪一个被使能，多路选择器126可选择逻辑信号R1至R5中的一个，并且可将选出的逻辑信号作为滤波控制信号BCTL1输出。例如，如果选择信号F5被使能，则多路选择器126可选择并且输出逻辑信号R5作为滤波控制信号BCTL1。如果选择信号F4被使能，则多路选择器126可选择并且输出逻辑信号R4作为滤波控制信号BCTL1。如果选择信号F3被使能，则多路选择器126可选择并且输出逻辑信号R3作为滤波控制信号BCTL1。如果选择信号F2被使能，则多路选择器126可选择并且输出逻辑信号R2作为滤波控制信号BCTL1。如果选择信号F1被使能，则多路选择器126可选择并且输出逻辑信号R1作为滤波控制信号BCTL1。

如果滤波系数C1为，例如，“0011001”并且门限被设置为24，则多路选择器126响应于选择信号F4而选择并且输出逻辑信号R4作为滤波控制信号BCTL1。因为比特B6、B5和B4具有高逻辑值(例如，逻辑值‘高’或‘1’)，所述逻辑信号R4也可具有高逻辑值(例如，逻辑值‘高’或‘1’)，并且滤波控制信号BCTL1可被使能。如果滤波系数C1为，例如，“000111”，则因为比特B6、B5和B4可具有低逻辑值(例如，逻辑值‘低’或‘0’)，逻辑信号R4可具有低逻辑值(例如，逻辑值‘低’或‘0’)，并且滤波控制信号BCTL1可被禁止。如上所述，系数确定电路CS1可对滤波系数C1的比特B6、B5、B4、B3、B2和B1执行OR操作，并且可确定滤波系数C1是否小于阈值，而不使用比较器。

图5是根据本发明的另一示例实施例的均衡器200的方框图。参考图5，该均衡器200可包括滤波电路210、滤波器控制电路220和系数更新电路230。滤波电路210可包括多个滤波器组FB1至FBJ(其中J为整数)和一个加法器214。滤波器组FB1至FBJ中的每一个可包括多个滤波器单元(例如，抽头)T1至TL(其中L为整数)。滤波器单元T1至TL的每一个可包括数据缓冲器211、系数缓冲器212和乘法器213。滤波器单元T1至TL、加法器 214和系数更新电路230可具有与图3的数据缓冲器111、系数缓冲器112和乘法器113相同或基本相同的工作特性，并且因此将省略数据缓冲器211、系数缓冲器212和乘法器213的描述。

滤波器组FB1的系数缓冲器212可响应于组控制信号BCT1被使能或被禁止(例如，同时使能或禁止)。滤波器组FB2至FBJ的系数缓冲器212可响应于组控制信号BCT2至BCTJ分别被使能或被禁止(例如，同时使能或禁止)。

滤波器控制电路220可包括多个组控制电路CB1至CBJ(其中J为整数)。组控制电路CB1可确定从滤波器组CB1的系数缓冲器212接收的滤波系数C1至CL是否小于阈值，并且可根据其结果输出组控制信号BCT1。例如，如果滤波系数C1至CL的至少一个大于或等于阈值，则组控制电路CB1可使能组控制信号BCT1。如果所有的或基本所有的滤波系数C1至CL均小于阈值，则组控制电路CB1将禁止组控制信号BCT1。当组控制信号BCT1被使能时，滤波器组FB1的所有的或基本所有的系数缓冲器212可被使能；并且当组控制信号BCT1被禁止时，滤波器组FB1的所有的或基本所有的系数缓冲器212可被禁止。

当所有的或基本所有的滤波器组FB1的系数缓冲器212被使能时，小于阈值的滤波系数可被存储在一个或多个滤波器组FB1的系数缓冲器212中。例如，如果存储在滤波器单元T2的数据缓冲器211中的主数据被发送给滤波器单元T3的数据缓冲器212，并且滤波器单元T3的系数缓冲器212被禁止，则即使主数据当前被存储在滤波器单元T3中，滤波器单元T3的乘法器213还会输出具有0值的乘法信号M3。如果主数据被存储在滤波器单元T1至TL的至少一个中，则所有的或基本所有的滤波器单元T1至TL的数据缓冲器212被使能。如果主数据没有存储在任何滤波器单元T1至TL中，则所有或基本所有的滤波器单元T1至TL的数据缓冲器被禁止。组控制电路CB2至CBJ可确定从各滤波器组FB2至FBJ的系数缓冲器212接收的滤波系数是否小于阈值，并且根据其结果分别输出组控制信号BCT2至BCTJ。

图6是根据本发明的另一示例实施例的组控制电路的方框图。因为组控制电路CB1至CBJ可具有相同或基本相同的结构和/或工作特性，所以将仅详细描述组控制电路CB1。

参考图6，组控制电路CB1可包括预OR(pre-OR)门(或预选择器) 221至224以及系数确定电路225。包含在组控制电路CB1中的预OR门221的数目可根据组成每个滤波系数C1至CL的比特数目的多少增加或减少。例如，如果每个滤波系数C1至CL具有四比特，则预OR门224可对滤波系数C1至CL的最高有效位B14、……、BL4执行OR操作，并且可输出操作信号S4。如果滤波系数C1至CL的最高有效位B14、……、BL4的至少一个具有高逻辑值(例如，具有逻辑值‘高’或‘1’)，则预OR门224可输出具有高逻辑值(例如，具有逻辑值‘高’或‘1’)的操作信号S4。预OR门223可对滤波系数C1至CL的第二最高有效位B13、……、BL3执行OR操作，并且可输出操作信号S3。如果第二最高有效位B13、……、BL3的至少一个具有高逻辑值(例如，具有逻辑值‘高’或‘1’)，则预OR门223可输出具有高逻辑值(例如，具有逻辑值‘高’或‘1’)的操作信号S3。预OR门222可对滤波系数C1至CL的第二最小有效位B12、……、BL2执行OR操作，并且可输出操作信号S2。如果第二最小有效位B12、……BL2的至少一个具有高逻辑值(例如，具有逻辑值‘高’或‘1’)，则预OR门222可输出具有高逻辑值(例如，具有逻辑值‘高’或‘1’)的操作信号S2。预OR门221可对滤波系数C1至CL的最高有效位B11、……BL1执行OR操作，并且可输出操作信号S1。如果滤波系数C1至CL的最高有效位B11、……、BL1的至少一个具有高逻辑值(例如，具有逻辑值‘高’或‘1’)，则预OR门可输出具有高逻辑值(例如，具有逻辑值‘高’或‘1’)的操作信号S1。系数确定电路225可响应于比特选择信号和操作信号S1至S4而输出组控制信号BCT1。

图7是根据本发明的另一示例实施例的系数确定电路的方框图。参考图7，系数确定电路可包括OR门241至243以及多路选择器244。包含在系数确定电路225中的OR门的数目可根据包含在组控制电路CB1中的预OR门的数目增加或减少。包含在组控制电路CB1中的预OR门的数目可根据组成每个滤波系数C1至CL的比特数目来确定。包含在系数确定电路225中的OR门的数目也可根据组成每个滤波系数C1至CL的比特数目来确定。OR门241至243以及多路选择器244具有与图4的OR门121-125相同或基本相同的工作特性，因此其详细描述将被省略。如上所述，组控制电路CB1至CBJ可对滤波系数C1至CL执行OR操作，并且可以确定滤波系数C1至CL是否小于阈值，而不需要使用比较器。

虽然已经关于高逻辑值(例如，逻辑值‘高’或‘1’)和低逻辑值(例如，逻辑值‘低’或‘0’)描述了本发明的示例实施例，但是应该理解，这些数值可互换地被使用，并且任何适合的逻辑值均可以被使用。

虽然已经关于例如四比特滤波系数讨论了本发明的示例实施例，但是应该理解，这里描述的任何值可以是任何适合的比特数。

虽然已经关于OR逻辑操作、OR门、预OR逻辑操作和/或预OR门描述了本发明的示例实施例，但是应该理解，任何适合的选择器和/或预选择器(例如，AND(与)/预AND操作和/或门、XOR(异或)/预XOR操作和/或门等)均可被使用。

如上所述，根据本发明的示例实施例的均衡器可在不需要比较器的条件下，确定滤波系数是否小于阈值。因此，根据本发明的均衡器的芯片尺寸将被缩小。此外，根据本发明的示例实施例的均衡器禁止系数缓冲器存储滤波系数，该滤波系数小于阈值，这样可减小滤波的信号失真。

尽管参照其本身的示例实施例已经详细地示出并描述本发明的示例实施例，但本领域的技术人员应该理解，在不脱离由所附权利要求限定的本发明的精神和范围的情况下，可以对其进行形式和细节的各种修改。

Claims (25)

1.一种均衡器，包括：

滤波电路，基于多个滤波系数对输入数据信号进行滤波，并且输出一输出数据信号；

滤波器控制电路，响应于比特选择信号，确定滤波系数是否满足条件，并且基于所述确定输出控制信号；以及

系数更新电路，产生滤波系数，基于输入数据信号估计信道并且基于估计的信道更新滤波系数，

其中滤波系数的每个包括(L+1)比特，其中L为整数，所述比特选择信号包括第一至第L选择信号，以及基于所述滤波系数的阈值，第一至第L选择信号中的一个被使能。

2.如权利要求1所述的均衡器，其中滤波电路包括：

多个滤波器单元，其中

滤波器单元的每个包括系数缓冲器，该系数缓冲器响应于控制信号的一个被使能或被禁止，并且该系数缓冲器在使能时存储滤波系数中的一个。

3.如权利要求2所述的均衡器，其中滤波器控制电路包括多个系数确定电路，其中系数确定电路的每个根据在存储于相应系数缓冲器中的滤波系数与阈值之间的比较而选择性地使能和禁止相应控制信号。

4.如权利要求3所述的均衡器，其中系数确定电路的每个还包括，

第一至第L选择器，该选择器响应于相应滤波系数的(L+1)比特，分别输出第一至第L逻辑信号，以及

多路选择器，响应于被使能的第一至第L选择信号之一选择第一至第L逻辑信号之一，并且将选出的逻辑信号作为控制信号之一输出，其中第一选择器对相应滤波系数的两个最高有效位执行OR操作，并且输出第一逻辑信号，第L选择器对相应滤波系数的最低有效位和第(L-1)逻辑信号执行OR操作，并且输出第L逻辑信号。

5.如权利要求4所述的均衡器，其中第二至第L选择器经由第一输入端口分别接收第一至第(L-1)逻辑信号，并且经由第二输入端口，接收除了两个最高有效位的相应滤波系数的(L+1)比特。

6.如权利要求2所述的均衡器，其中当各控制信号被使能时，系数缓冲器的每个被选择性地使能，当各控制信号被禁止时，系数缓冲器的每个被选择性地禁止。

7.如权利要求2所述的均衡器，其中滤波器控制电路还包括多个系数确定电路，其中每个系数确定电路响应于第一至第L选择信号的至少一个，对在至少一个相应系数缓冲器中存储的至少一个相应滤波系数的(L+1)比特的至少一个执行逻辑操作，并且将至少一个逻辑操作结果作为相应控制信号输出。

8.如权利要求7所述的均衡器，其中阈值包括一个比特，该比特被设置为2^T，其中T＝0、1、......、L-1，并且随着阈值的增加，由每个系数确定电路对其执行逻辑操作的每个滤波系数的比特数将减小。

9.如权利要求7所述的均衡器，其中如果阈值为最大值，则第L选择信号被使能，并且每个系数确定电路响应于第L选择信号，对相应滤波系数的两个最高有效位执行逻辑操作，并且将逻辑操作结果作为控制信号输出。

10.如权利要求7所述的均衡器，其中如果阈值被设置为最小值，则第一选择信号被使能，每个系数确定电路响应于第一选择信号，对相应滤波系数的所有L+1比特执行逻辑操作，并且将逻辑操作结果作为相应控制信号输出。

11.如权利要求7所述的均衡器，其中逻辑操作为OR操作。

12.如权利要求1所述的均衡器，其中

滤波电路包括多个滤波器组，多个滤波器组的每个还包括多个滤波器单元，其中

滤波器单元还包括系数缓冲器，该系数缓冲器响应于多个控制信号中的一个被使能或被禁止，并且在被使能时，存储滤波系数中的一个，以及

每个滤波器组的滤波器单元的系数缓冲器响应于一个控制信号被使能或被禁止。

13.如权利要求12所述的均衡器，其中滤波器控制电路还包括多个滤波器组和多个组控制电路，其中每个组控制电路根据在存储于相应滤波器组的系数缓冲器中的滤波系数的至少一个和阈值之间的比较，而选择性地使能和禁止相应控制信号。

14.如权利要求13所述的均衡器，其中每个组控制电路包括，

预选择器，该预选择器响应于从相应滤波器组接收的每个滤波系数的(L+1)比特而输出第一至第(L+1)操作信号，以及

系数确定电路，该系数确定电路响应于比特选择信号和第一至第(L+1)操作信号产生相应的控制信号。

15.如权利要求14所述的均衡器，其中每个预选择器对从相应滤波器组接收到的每个滤波系数的(L+1)比特的一个执行OR操作。

16.如权利要求14所述的均衡器，其中系数确定电路包括，

第一至第L选择器，该选择器响应于第一至第(L+1)操作信号，分别输出第一至第L逻辑信号；以及

多路选择器，响应于被使能的第一至第L选择信号中的一个，选择第一至第L逻辑信号中的一个，并且将选出的逻辑信号作为相应组控制信号输出，其中第一选择器对第一和第二操作信号执行OR操作，并且输出第一逻辑信号，并且第L选择器对第(L+1)操作信号和第(L-1)逻辑信号执行OR操作，并且输出第L逻辑信号。

17.如权利要求16所述的均衡器，其中第二至第L选择器经由第一输入端口接收第一至第(L-1)逻辑信号，并且经由第二输入端口接收第三至第(L+1)操作信号。

18.如权利要求12所述的均衡器，其中当各控制信号被使能时，每个系数缓冲器被选择性地使能，并且当各控制信号被禁止时，每个系数缓冲器被选择性地禁止。

19.如权利要求12所述的均衡器，其中滤波器控制电路还包括多个滤波器组和多个组控制电路，并且每个组控制电路对分别存储在相应滤波器组的系数缓冲器中的每个相应滤波系数的(L+1)比特的至少一个执行逻辑操作，并且将逻辑操作结果作为相应控制信号输出。

20.如权利要求19所述的均衡器，其中，每个组控制电路包括多个系数确定电路，其中每个系数确定电路响应于第一至第L选择信号的至少一个，对在至少一个相应系数缓冲器中存储的至少一个相应滤波系数的(L+1)比特的至少一个执行逻辑操作，并且将至少一个逻辑操作结果作为相应控制信号输出。

21.如权利要求20所述的均衡器，其中阈值包括一个比特，该比特被设置为2^T，其中T＝0、1、......、L-1，并且随着阈值的增加，由每个系数确定电路对其执行逻辑操作的每个滤波系数的比特数将减小。

22.如权利要求20所述的均衡器，其中如果阈值被设置为最大值，则仅第L选择信号被使能，并且每个系数确定电路响应于第L选择信号，对从相应滤波器组接收的每个滤波系数的两个最高有效位执行逻辑操作，并且将逻辑操作结果作为相应控制信号输出。

23.如权利要求20所述的均衡器，其中如果阈值被设置为最小值，则仅第一选择信号被使能，每个系数确定电路响应于第一选择信号，对从相应滤波器组接收的每个滤波系数的(L+1)比特执行逻辑操作，并且将逻辑操作结果作为相应控制信号输出。

24.如权利要求20所述的均衡器，其中逻辑操作为OR操作。

25.一种信道均衡方法，包括：

基于多个滤波系数对输入数据信号进行滤波，并且输出一输出数据信号；

响应于比特选择信号确定滤波系数是否满足条件，并且基于所述确定输出控制信号；以及

产生滤波系数，基于输入数据信号估计信道并且基于估计的信道更新滤波系数，

其中滤波系数的每个包括(L+1)比特，其中L为整数，所述比特选择信号包括第一至第L选择信号，以及基于所述滤波系数的阈值，第一至第L选择信号中的一个被使能。

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