CN1707797A - 单晶体随机存取存储单元、存储器装置及其制造方法 - Google Patents

单晶体随机存取存储单元、存储器装置及其制造方法 Download PDF

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CN1707797A CNA2005100750526A CN200510075052A CN1707797A CN 1707797 A CN1707797 A CN 1707797A CN A2005100750526 A CNA2005100750526 A CN A2005100750526A CN 200510075052 A CN200510075052 A CN 200510075052A CN 1707797 A CN1707797 A CN 1707797A
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Abstract

本发明提供一单晶体随机存取存储单元、存储器装置及其制造方法，所述单晶体随机存取存储单元，包括：一基底、一由第一导电型在基底中形成的阱区耦接以接收第一电压、一第一栅极形成于基底中并耦接到字符线、一以第二种导电型在前述阱区中形成的掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上、以及一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区。本发明提供了一个没有接面漏电的单晶体随机存取存储单元，其中更新频率被显著的降低。

Description

单晶体随机存取存储单元、存储器装置及其制造方法
技术领域
本发明相关于半导体存储器并且特别相关于一种没有接面(junction)漏电的单晶体随机存取存储器(1T-RAM)。
背景技术
半导体存储器是根据提供的数据储存类型以及数据存取机制类型来做分类的，而主要归类在下列两个大项：非挥发性存储器以及可擦写存储器。非挥发性存储器通常又称为只读存储器。通常来说，只读存储器在电源供应器电压关闭时仍然可以将数据保存。而只读存储器相关于存取机制分为以下几类：(1)屏蔽程序(mask programmed)只读存储器。存储器需要的内容在加工时就被程序完毕；(2)可程序只读存储器。被需要的内容由烧掉内部相接装置，例如保险丝，来做一次性的永久写入；(3)可抹除可程序化只读存储器(erasable PROM，EPROM)。数据以电荷方式被存在隔离栅(isolated gate)电容里(又称漂浮栅：floating gate)，数据会因将可程序只读存储器暴露在紫外光中而抹除；以及(4)电子可抹除可程序化只读存储器(electrically erasable PROM，EEPROM)，又称闪存(flash memory)。电子可抹除可程序化只读存储器也是利用漂浮存储器的概念。数据可以经由施加适当的电压在可抹除可程序化只读存储器上来做再程序动作。闪存是一个在移动应用上有显著功效的数据储存装置。
可擦写存储器又被称为随机存取存储器(random accessmemory)。以数据存取机制的观点来看分为两个主要大类：(1)静态随机存取存储器(static RAM)，其中的数据只要电流供应便能持续保存；以及(2)动态随机存取存储器(dynamic RAM)，其中数据储存在电容上而需要周期性的更新(refresh)。
在一个静态随机存取存储器中，被读/写的存储器数据被存在由六个晶体管组成的格(cell)中。这种型态的存储器快速而且消耗少量定功率。主要的缺点为一静态随机存取存储单元占用一个很大量的半导体空间。这个问题在动态随机存取存储器中被解决了。
在动态随机存取存储器中，二进制数据被以一个电容中的一个电荷的方式所储存。该存储单元包括一个储存电容以及一个存取晶体管，如图1所示。
动态随机存取存储器有两个基础的特点。一个特点是动态随机存取存储单元比一个静态随机存取存储单元占用一很小量的半导体空间。动态随机存取存储器的尺寸是以8F2计算，其中F是制程最小的尺寸。当F＝0.2μm，其尺寸为0.32μm2。另一个特点是储存电荷在电容中并不需要消耗定功率。
然而以电容中电荷方式储存的数据只能维持一段有限制的时间，因为漏电流最后会将电荷移除或把值修改掉。因此动态存储格在数据发生非预期的更动前，需要做一个周期性的储存数据更新动作。
典型的储存电容包括一个20～50fF的值。假设一个储存电容充饱电的电压是V＝2.5V，而其漏电流是I＝40pA，那么将电容C＝20fF放电到启始电压一半的时间会大约是：
t＝(1/2)×C×V/I＝(1/2)×20×10-15×2.5/40×10-12＝0.625ms
因此每个存储单元必须在大约每半个微秒的时间被更新一次。这需要附加的更新电路。
图2A至图2D是描绘一个美国专利号码6229747中揭露的半导体存储器装置及信号的自动更新(self-refresh)装置的方块图。参考图2A，自动更新状态(state)控制单元21接收一个自动更新命令信号selfreq而且为响应该信号，传送一个包括一个预先决定宽度的脉冲波的自动更新状态信号sref给自动更新控制单元214以及自动更新要求控制单元24。
漏电流监视单元210监视在存储单元里的漏电流，并且根据该监视结果将一个更新有效信号clm-req送给自动更新控制单元214。该漏电流监视单元210包括总共四个格漏电监视电路(cellleakage circuit)，如图2B所示，每一个存储库(bank)有一个格漏电监视电路，并且以或门(or gate)装置逻辑处理每个格漏电监视电路的输出clm-req0～clm-req3来产生最后的更新有效信号clm-req。
在图2B中，DWL以及DBL分别是一个格漏电监视电路格中的字符线(word line)以及位元线(bit line)，而opctl是一个控制格漏电监视电路中积分器(integrator)的信号。
如果在一个或多个格漏电流监视电路中的格更新信号clm-req0～clm-req3中一个或多个的信号到达高状态，漏电流监视单元210中的更新有效信号clm-req会到达高状态，并且其信号发出到自动更新控制单元214。漏电流监视控制单元212是由有效的更新有效信号clm-req所控制，并且输出所有漏电监视信号DWL，DBL，opctl来让有效的更新有效信号clm-req变回无效。如图2C中所示，漏电流监视控制单元212包括脉冲波产生单元212-1以及漏电监视控制信号产生单元212-2。
如果来自漏电流监视单元210高准位的更新有效信号clm-req(如图2D所示)输入脉冲波产生单元212-1，该有效信号clm-req将会与在延迟单元212-3延迟的信号用与门(and gate)作逻辑结合。如此，脉冲波信号refsh_reg(如图2D所示)输入到漏电监视控制信号产生单元212-2，并且使漏电监视信号DWL，DBL，opctl变为有效，由此造成漏电监视控制信号变成低准位。
在图2A中，自动更新控制单元214用让一个自动更新信号new-sref有效的方式来使环震荡器(ring oseillator)22变为有效。该自动更新信号new-sref因为操作于自动更新模式(更新有效信号clm-req为有效)以及自动更新状态信号sref有效而变为有效。自动更新控制单元214在收到D正反器216(D flip-flop)来的终止信号term_req时使自动更新信号new-sref变为无效。相对的，环震荡器22被停止作用直到来自漏电流监视单元210的更新有效信号clm-req为有效为止。
环震荡器22接收自动更新信号new-sref并输出一个有预先决定周期的脉冲波信号(周期1μS)给除频器(frequencydevider)23。当收到来自环震荡器22的脉冲波，除频器23制造一个信号f1μs包括一个新的脉冲波周期并且输出到自动更新要求状态控制单元24。自动更新要求状态控制单元24结合自动更新状态控制单元21以及除频器23的输出，并且输出一个包括一个预先定好周期值的自动更新要求信号selfreq给内部列有效(rowactive)控制单元2 。
内部列有效控制单元25包括一格内部地址计数器(图上未表示)，并且利用自动更新要求信号selfreq来使内部列地址有效。
D正反器216被接到内部列有效控制单元25最高的地址，并且当最高地址的电位被改变时输出信号term_req给自动更新控制单元214来终止自动更新。
虽然前述装置包括防止数据被格漏电流所破坏的装置，在存储器中还是有需要占用特定空间的额外自动更新电路。
发明内容
本发明的内容提供一个没有接面漏电的单晶体随机存取存储单元。其中更新频率被显著地降低了。
为了达成上述以及其它本发明的内容，本发明提出一个第一单晶体管随机存取存储单元，包括一个基底(substrate)、一个由一第一导电型(conductivity type)在基底中形成的阱区(well)耦接以接收一第一电压、一个第一栅极(gate)形成于基底中并耦接到字符线、一个以第二种导电型在前述阱区中形成的掺杂(doped)区并形成在第一栅极的第一边上且耦接到一位元线上、以及一个第二栅极形成在基底中以及第一栅极的第二边上并耦接以接收一第二电压，其中第二电压施加于第二栅极形成一个反转区在前述阱区中的第二栅极之下。
本发明所述的单晶体随机存取存储单元，第一及第二导电型分别为N型及P型。
本发明所述的单晶体随机存取存储单元，字符线被耦接以于该存储单元不被选取时接收第二电压并于该存储单元被选取时接收一高于第一电压的第三电压。
本发明所述的单晶体随机存取存储单元，于第一栅极下的阱区中进一步包括一沟道注入区。
本发明另提供一个第二种单晶体随机存取存储单元，包括一个基底、一个由一第一导电型在基底中形成的阱区耦接以接收一第一电压、一个第一栅极形成于基底中并耦接到字符线、一个以第二种导电型在前述阱区中形成的第一掺杂区并形成在第一栅极的第一边上且耦接到一位元线上、一个第二栅极形成在基底中以及第一栅极的第二边上并耦接以接收一第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区；  以及一个以第一种导电型在前述阱区中形成的第二掺杂区在前述阱区中的第二栅极之下，其浓度低于阱区中的掺杂浓度。
本发明再提供一个第一种存储器装置，包括一个多个的存储单元，其中数据经由位元线由字符线的控制信号读取以及写入到个别的存储单元中。个别的存储单元包括一个基底、一个由一第一导电型在基底中形成的阱区耦接以接收一第一电压、一个第一栅极形成于基底中并耦接到字符线、一个以第二种导电型在前述阱区中形成的掺杂区并形成在第一栅极的第一边上且耦接到一位元线上、以及一个第二栅极形成在基底中以及第一栅极的第二边上并耦接以接收一第二电压，其中第二电压施加于第二栅极形成一个反转区在前述阱区中的第二栅极之下。
本发明又提供一个第一种存储器装置，包括一个多个的存储单元，其中数据经由位元线由字符线的控制信号读取以及写入到个别的存储单元中。个别的存储单元包括一个基底、一个由一第一导电型在基底中形成的阱区耦接以接收一第一电压、一个第一栅极形成于基底中并耦接到字符线、一个以第二种导电型在前述阱区中形成的第一掺杂区并形成在第一栅极的第一边上且耦接到一位元线上、一个第二栅极形成在基底中以及第一栅极的第二边上并耦接以接收一第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区；以及一个以第一种导电型在前述阱区中形成的第二掺杂区在前述阱区中的第二栅极之下，其浓度低于阱区中的掺杂浓度。
本发明进而提供一制造单晶体随机存取存储单元的方法，包括下列步骤：提供一基底；由第一导电型在基底中形成一阱区；于基底上形成一第一栅极及一第二栅极，并且使第二栅极位于第一栅极的第一边上；以及由第二导电型在阱区中形成一掺杂区，其位于第一栅极的第二边上。
本发明所述的制造单晶体随机存取存储单元的方法，第一及第二导电型分别为N型及P型。
本发明还提供制造一种单晶体随机存取存储单元的方法。在这种应用中，多种实施例的其中一种方法可广泛的总结为：提供一个基底、在基底中形成一个以一第一导电型为材料的阱区、应用一电压Vt注入阱区中形成一低Vt(阈值电压)装置、制造第一及第二栅极在基底上，其中第二栅极位于低Vt装置上方而且该低Vt装置位于第一栅极的第一边上、以及在前述阱区中形成一个以一第二导电型为材料的掺杂区，其位于第一栅极的第二边上。
本发明提供了一个没有接面漏电的单晶体随机存取存储单元，其中更新频率被显著的降低。储存点被以一个自然装置或低Vt装置型态注入。没有实质上的接面在储存点上所以没有接面漏电流产生。因此，保存数据的更新动作的频率得以降低。
附图说明
本发明透过后附详细说明的图示将会比较容易全盘了解，其仅为图解之用而非将本发明限制于图示范围。
图1表示一传统存储单元包括一储存电容以及一存取晶体管；
图2A至图2D表示一传统半导体存储装置中的自动更新装置及信号的方块图；
图3是一个表示根据一个本发明提出实施例的存储器装置的方块图；
图4表示一在阵列中，根据本发明第一个提出的实施例的存储单元的侧面视图；
图5表示一在阵列中，根据本发明第二个提出的实施例的存储单元的侧面视图；
图6表示一在阵列中，根据本发明第三个提出的实施例的存储单元的侧面视图；
图7表示一在阵列中，根据本发明第四个提出的实施例的存储单元的侧面视图；
图8A至图8C中是表示根据本发明提出的一个实施例中单晶体存储单元的制作过程的一系列视图方块；
图9A至图9C中是表示根据本发明提出的另一个实施例中单晶体存储单元的制作过程的一系列视图方块；
图10A及图10B表示图4中存储器图操作的方块图。
具体实施方式
本发明揭露应用一种没有接面漏电流的存储器元件的系统及方法。为容易描述本发明的系统，一个可利用来实现该存储器装置的系统范例将以图例解说。虽然该系统被详述于后，但请察知该系统仅为图标之用，而且可以在不更动本发明的概念内进行各种合理的修改。在该范例系统被详述之后，会有一个该系统的操作范例说明该系统如何避免接面漏电电流。
更详细的参考图示，图3是一个表示根据一个本发明提出实施例的存储器装置的方块图。该存储器装置通常包括一个由存储单元的行(column)及列(row)所组成的阵列(array)33、一个行译码器31透过位元线341耦接到阵列33的存储单元、以及一个列译码器32透过字符线345耦接到阵列33的存储单元。该列译码器32可以在写入、读取及更新动作时选择阵列33的一字符线345。该列译码器32接收一个地址及一个列允许(row enable)信号。当列允许信号发出时，列译码器32可以让对应该接收到的地址的字符线345为有效。行译码器31可以在写入及读取动作时选择阵列33的一位元线341。行译码器31接收一个地址及一个行允许信号。当行允许信号发出时，行译码器31可以让对应该接收到的地址的位元线341为有效。
图4表示一个在阵列中，根据本发明第一个提出的实施例的存储单元。该格包括：P型基底40、N型阱区41、转换栅42、P型源/漏掺杂区43、多晶(poly)栅(极板)44、以及浅沟隔离(shallowtrench isolation，STI)46。N型阱区41形成于P型基底40中并耦接以接收电压Vdd。转换栅42形成于P型基底40之上且耦接到字符线345的其中之一(如图3中所示)。P型源/漏掺杂区43形成于N型阱区41之中以及转换栅42的一边上，且耦接到位元线341的其中之一(如图3中所示)。多晶栅44形成于P型基底40之上及转换栅42的另一边上，并耦接以接收电压VBB。电压VBB施加于多晶栅44并形成一反转区在多晶栅44下的N型阱区41中。因此，反转区作为一个储存点的功能保留数据存储的电荷。因为没有实际的P型/N型接面在储存点以及N型阱区41之间，没有接面漏电会产生。进一步地，字符线345在存储格被选取时被耦接接收电压VBB并且当存储格不被选取时被耦接接收高于电压Vdd的电压Vpp。
图10A及图10B表示图4中存储器图操作的方块图。如图10A中所示，当转换栅42接收电压VPP(存储单元不被选取时)，多数的载流子(空穴)被从转换栅42之下的位置排开，如此可避免反转层中保持的数据位元被经由位元线48读取。另一方面，如图10B所示，当转换栅42接收电压VBB时(存储单元被选取时)，反转层延展经过转换栅42之下来到源极区43，如此可以经由位元线48读取数据位元。如此在转换栅42之下完成一个动态的沟道长度而不需要额外的漏极掺杂区在N型阱区41之中。
图5表示在阵列中，根据本发明第二个提出的实施例的存储单元。该格包括：P型基底50、N型阱区51、转换栅52、P型源/漏掺杂区53、多晶(poly)栅(极板)54、以及浅沟隔离(shallowtrench isolation，STI)56。N型阱区51形成于P型基底50中并耦接以接收电压Vdd。转换栅52形成于P型基底50之上且耦接到字符线345的其中之一。P型源/漏掺杂区53形成于N型阱区51之中以及转换栅52的一边上，且耦接到位元线341的其中之一。多晶栅54形成于P型基底50之上及转换栅52的另一边上，并耦接以接收电压VBB。电压VBB施加于多晶栅54并形成一反转区在多晶栅54下的N型阱区51中。因此，反转区作为一个储存点的功能保留数据存储的电荷。因为没有实际的P型/N型接面在储存点以及N型阱区51之间，没有接面漏电会产生。进一步地，字符线345在存储格被选取时被耦接接收电压VBB并且当存储格不被选取时被耦接接收高于电压Vdd的电压Vpp。另外，有一个注入区57在转换栅52之下来帮助减少次临界(sub-threshold)电流。
图6表示在阵列中根据本发明第三个提出的实施例的存储单元。该格包括：P型基底60、N型阱区61、转换栅62、P型源/漏掺杂区63、多晶(poly)栅(极板)64、低Vt装置65、以及浅沟隔离(shallow trench isolation，STI)66。N型阱区61形成于P型基底60中并耦接以接收电压Vdd。转换栅62形成于P型基底60之上且耦接到字符线345的其中之一。P型源/漏掺杂区63形成于N型阱区61之中以及转换栅62的一边上，且耦接到位元线341的其中之一。多晶栅64形成于P型基底60之上及转换栅62的另一边上，并耦接以接收电压VBB。低Vt装置65由一个低Vt注入步骤形成并含一个约为零的临界电压。在这个实施例中，低Vt装置65是一个在N型阱区61中的N型掺杂区。为消除可能形成于栅极62及64的空间之中的一个阻障(barrier)，N型掺杂区延伸到栅极62下方的位置。该N型掺杂区的浓度小于N型阱区61的掺杂浓度。电压VBB施加于多晶栅64并形成一反转区在多晶栅64下的N型阱区61中。因此，反转区作为一个储存点的功能保留数据存储的电荷。因为没有实际的P型/N型接面在储存点以及N型阱区61之间，没有接面漏电会产生。进一步地，字符线345在存储格被选取时被耦接接收电压VBB，并且当存储格不被选取时被耦接接收高于电压Vdd的电压Vpp。
图7表示在阵列中根据本发明第三个提出的实施例的存储单元。该格包括：P型基底70、N型阱区71、转换栅72、P型源/漏掺杂区73、多晶(poly)栅(极板)74、低Vt装置75、以及浅沟隔离(shallow trench isolation，STI)76。N型阱区71形成于P型基底70中并耦接以接收电压Vdd。转换栅72形成于P型基底70之上且耦接到字符线345的其中之一。P型源/漏掺杂区73形成于N型阱区71之中以及转换栅72的一边上，且耦接到位元线341的其中之一。多晶栅74形成于P型基底70之上及转换栅72的另一边上，并耦接以接收电压VBB。低Vt装置75由一个低Vt注入步骤形成并含一个约为零的临界电压。在这个实施例中，低Vt装置75是一个在N型阱区71中的N型掺杂区。为消除可能形成于栅极72及74的空间之中的一个阻障(barrier)，N型掺杂区延伸到栅极72下方的位置。该N型掺杂区的浓度小于N型阱区7的掺杂浓度。电压VBB施加于多晶栅74并形成一反转区在多晶栅74下的N型阱区71中。因此，反转区作为一个储存点的功能保留数据存储的电荷。因为没有实际的P型/N型接面在储存点以及N型阱区71之间，没有接面漏电会产生。进一步地，字符线345在存储格被选取时被耦接接收电压VBB，并且当存储格不被选取时被耦接接收高于电压Vdd的电压Vpp。另外，有一个注入区77在转换栅72之下来帮助减少次临界电流。
图8A至图8C中是表示根据本发明提出的一个实施例中单晶体存储单元的制作过程的一系列视图方块。
如图8A所示，提供了一个P型基底81。借由离子注入，一个N型阱区82形成于P型基底81中。接着，一个隔离区83形成于P型基底81中。该隔离区可以是一个浅沟隔离。
如图8B所示，多晶硅层置放于P型基底81上并形成转换栅85及多晶栅极86的形状于P型基底81上。多晶栅极86位于转换栅85的其中一边上。
如图8C所示，借由离子注入，一个P型源/漏掺杂区87形成于N型阱区82中及转换栅85的另一边上。
在一个替换的实施例中，一个沟道注入区(未表示，或如图5的57)形成在转换栅85之下，如此可帮助减少次临界电流。
图9A至图9C中是表示根据本发明提出的另一个实施例中单晶体存储单元的制作过程的一系列视图方块。
如图9A所示，提供了一个P型基底91。借由离子注入，一个N型阱区92形成于P型基底91中。接着，一个隔离区93形成于P型基底91中。该隔离区可以是一个浅沟隔离。更进一步，N型掺杂区94形成于N型阱区92中。
如图9B所示，多晶硅层置放于P型基底91上并形成转换栅95及多晶栅极96的形状于P型基底91上。多晶栅极96位于转换栅95的其中一边以及N型掺杂区94之上。N型掺杂区94位于转换栅95连接多晶栅极96的同一边并延伸到在转换栅下方的部分。
如图9C所示，借由离子注入，一个P型源/漏掺杂区97形成于N型阱区92中及转换栅95的另一边上。
在一个额外的替换实施例中，一个沟道注入区(未表示，或如图7的77)形成在转换栅95之下，如此可帮助减少次临界电流。
本发明提供了一个没有接面漏电的单晶体随机存取存储单元，其中更新频率被显著的降低。储存点被以一个自然装置或低Vt装置型态注入。没有实质上的接面在储存点上所以没有接面漏电流产生。因此，保存数据的更新动作的频率得以降低。
附图中符号的简单说明如下：
11：字符线
12：位元线
40、50、60、70、81、91：基底
41、51、61、71、82、92：阱区
42、44、52、54、62、64、72、7 4、85、86、95、96：栅极
46、56、66、76、83、93：浅沟隔离区
43、53、63、73、87、97：P型掺杂区
65、75、94：N型掺杂区

Claims (10)

1、一单晶体随机存取存储单元，所述单晶体随机存取存储单元包括：
一基底；
一由第一导电型在基底中形成的阱区耦接以接收第一电压；
一第一栅极形成于基底中并耦接到字符线；
一以第二种导电型在前述阱区中形成的掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上；以及
一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区。
2、根据权利要求1所述的单晶体随机存取存储单元，其特征在于：第一及第二导电型分别为N型及P型。
3、根据权利要求1所述的单晶体随机存取存储单元，其特征在于：字符线被耦接以于该存储单元不被选取时接收第二电压并于该存储单元被选取时接收一高于第一电压的第三电压。
4、根据权利要求1所述的单晶体随机存取存储单元，其特征在于：于第一栅极下的阱区中进一步包括一沟道注入区。
5、一单晶体随机存取存储单元，所述单晶体随机存取存储单元包括：
一基底；
一由第一导电型在基底中形成的阱区耦接以接收第一电压；
一第一栅极形成于基底中并耦接到字符线；
一以第二种导电型在前述阱区中形成的第一掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上；
一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区；以及
一以第一种导电型在前述第二栅极下的前述阱区中形成的第二掺杂区，其掺杂浓度低于前述阱区中的掺杂浓度。
6、一存储器装置，所述存储器装置包括：
多个的存储单元，其中数据透过被字符线控制的位元线读取及写入个别存储单元，个别的存储单元包括：
一基底；
一由第一导电型在基底中形成的阱区耦接以接收第一电压；
一第一栅极形成于基底中并耦接到字符线；
一以第二种导电型在前述阱区中形成的掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上；以及
一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区。
7、一存储器装置，所述存储器装置包括：
多个的存储单元，其中数据透过被字符线控制的位元线读取及写入个别存储单元，个别的存储单元包括：
一基底；
一由第一导电型在基底中形成的阱区耦接以接收第一电压；
一第一栅极形成于基底中并耦接到字符线；
一以第二种导电型在前述阱区中形成的第一掺杂区，其形成在前述第一栅极的第一边上且耦接到一位元线上；
一第二栅极形成在基底中以及前述第一栅极的第二边上并耦接以接收第二电压，其中第二电压施加于第二栅极并在第二栅极之下的前述阱区中形成一个反转区；以及
一以第一种导电型在前述第二栅极下的前述阱区中形成的第二掺杂区，其掺杂浓度低于前述阱区中的掺杂浓度。
8、一制造单晶体随机存取存储单元的方法，包括下列步骤：
提供一基底；
由第一导电型在基底中形成一阱区；
于基底上形成一第一栅极及一第二栅极，并且使第二栅极位于第一栅极的第一边上；以及
由第二导电型在阱区中形成一掺杂区，其位于第一栅极的第二边上。
9、根据权利要求8所述的制造单晶体随机存取存储单元的方法，其特征在于：第一及第二导电型分别为N型及P型。
10、一制造单晶体随机存取存储单元的方法，包括下列步骤：
提供一基底；
由第一导电型在基底中形成一阱区；
在阱区中注入一低Vt注入区已形成一低Vt元件；
于基底上形成一第一栅极及一第二栅极，并且使第二栅极位于第一栅极的第一边上；以及
由第二导电型在阱区中形成一掺杂区，其位于第一栅极的第二边上。
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