CN1671179A - 用于数字视频广播的节目标识符过滤器及其控制方法 - Google Patents

Abstract

一种用于数字视频广播的节目标识符过滤器及其控制方法，节目标识符过滤器中包含数据采集模块、节目标识符设置过滤操作模块、数据缓冲模块和总线控制器模块。其中节目标识符设置过滤操作模块中包含正逻辑过滤模式和反逻辑过滤模式的过滤模式控制器子模块。过滤器的控制方法采用设置于主机内的软件驱动和控制过滤器的工作以及选择正逻辑过滤模式或反逻辑过滤模式的过滤方式。比在先技术中，仅能选择正逻辑过滤模式的过滤方式，节省了硬件资源。用软件控制，过滤得更优化，更灵活，提高了过滤效率。

Description

用于数字视频广播的节目标识符过滤器及其控制方法

技术领域

本发明涉及一种节目标识符的过滤器及其控制方法，尤其涉及一种用于数字视频广播的节目标识符(PID)的过滤器及其控制方法。

背景技术

在数字视频广播(DVB)系统中，信号经过调谐、解调之后，输出传输流(TS)，按照DVB标准，每个传输流包(TS Package)都有一个13比特的节目标识符(PID)，用于识别不同的节目流(PS)。因此，节目标识符(PID)是个最基本也是最重要的节目标识标志。事实上，利用PID的不同可以从众多复用的传输流(TS)中提取出自己所需要的数据。并能控制流量，提高效率，节省资源。而实现该解复用(DeMUX)功能的一个非常有效的方式，就是在硬件上实现PID过滤(PID Filter)。

在先技术中，DVB系统的接收硬件，通过数据同步以后，从每个TS流中提取出当前接收的TS包的PID，并与所需要接收节目的PID进行比较，如果相同，则接收并提交该TS包；否则，该TS包被丢弃。将其定义为“正逻辑PID过滤”，称为“正逻辑过滤模式”。

一般情况下，在DVB系统中，每个数据视频广播(DVB)频道里都会复用非常多的节目流(PS)用于提高频道的利用率。也就是说在源TS中包含有很多不同的PID用于标识不同的节目流。这种情况在数据广播(DVB-D)及流媒体的应用中尤其明显。用户一般需要同时接收多组节目。在接收带宽可以保证的情况下，这就需要接收设备在硬件上能实现同时对尽可能多的PID进行过滤用以提取相应的节目流。如果按照上面所说的传统的“正逻辑PID过滤”方式，这就带来一个相当现实的问题：需要更多的硬件资源用以实现对多个PID的过滤，则必然会提高成本，降低效率，浪费资源，而且可同时过滤的PID个数有限，缺少灵活性。

发明内容

本发明的目的是为了克服上述在先技术中所存在的问题，提供一种用于数字视频广播的节目标识符过滤器及其控制方法，不增加硬件，通过软件优化过滤以致提高同时接收PID的数量。

为了达到上述的目的，本发明所采取的技术方案是在结合传统的“正逻辑过滤模式”的基础上，增加“反逻辑过滤模式”，并通过软件针对不同的TS进行灵活地配置，采用最恰当的PID过滤模式。具体的技术方案为：

本发明的节目标识符过滤器，它包含：数据采集模块，分别与数据采集模块相连的节目标识符设置过滤操作模块和数据缓冲模块，与节目标识符设置过滤操作模块和数据缓冲模块相连的总线控制器模块，总线控制器模块通过周边元件扩展接口总线与主机相连。其中，节目标识符设置过滤操作模块中包含正逻辑过滤模式和反逻辑过滤模式的过滤模式控制器子模块。

本发明的节目标识符过滤器的控制方法是采用设置于主机内的软件来驱动控制过滤器的工作，设置和操作正逻辑过滤模式过滤节目标识符(PID)以及设置和操作反逻辑过滤模式过滤节目标识符(PID)的过滤过程。

所述的“反逻辑过滤模式”与“正逻辑过滤模式”相反，它是从每个传输流(TS)中提取出当前接收的TS包中的PID，并与肯定不需要接收节目的PID进行比较，如果相同，则该TS包被丢弃，否则，接收并提交该TS包。所以说正逻辑过滤模式中含有所要接收节目的节目标识符；而反逻辑过滤模式中却含有不需要接收节目的节目标识符。

本发明的优点在于：本发明节目标识符过滤器及其控制方法，以反常规的做法引入反逻辑概念，并且可以通过软件配置过滤模式，极大的提高了可同时接收的PID的数量。在带宽允许的情况下，甚至对PID的数量没有任何限制。并且能够根据不同的DVB系统，进行优化。而且，在提供了这些灵活、实时地过滤功能的同时，做到了不增加对硬件资源的过多消耗。因此，经济效益显著。

附图说明

图1为本发明节目标识符过滤器的结构示意图。

图2为图1本发明节目标识符过滤器的结构细化示意图。

图3为本发明节目标识符过滤器控制方法的具体流程图。

具体实施方式

图1是本发明节目标识符过滤器的结构。如图1所示，本发明节目标识符过滤器包含：数据采集模块0，分别与数据采集模块0相连的节目标识符设置过滤操作模块1和数据缓冲模块2，与节目标识符设置过滤操作模块1和数据缓冲模块2相连的总线控制器模块3，总线控制器模块3通过周边元件扩展接口(PCI)总线4与主机5相连。

如上述结构，本发明的PID过滤器是使用甚高速集成电路硬件描述语言(VHDL)在现场可编程门阵列(FPGA)中实现。能很方便的固化，转成特定用途集成电路(ASIC)。在设计上采用了图形与语言相结合，自上到下的设计。整个设计可以分为顶层和底层两个层次。顶层为图形方式的模块结构图，如图1所示。底层可以说是各个模块的甚高速集成电路硬件描述语言(VHDL)代码，为子模块结构，如图2所示。

所述的顶层是：

如图1所示，主机5(内部含有控制软件)通过周边元件扩展接口(PCI)总线4及(PCI)总线控制器模块3预先配置好节目标识符设置过滤操作模块1，包括PID列表、过滤模式等。数据采集模块0(同步并行接口(SPI))与节目标识符设置过滤操模块1、数据缓冲模块2相连，把输入的数据通过同步并行接口(SPI)采集进来，提取出PID后交给模块1；模块1根据预先配置好的信息通过PID比较，输出控制信号用来控制模块0中数据流向。若需要就输入到模块2中进行缓冲；否则，把数据以包为单位丢弃。模块2与模块3相连，并通过其中的直接内存访问(DMA)控制器发出直接内存访问(DMA)中断申请及响应突发传输。而模块3是实现了一个PCI(2.2)协议的控制器，是主机5(控制软件)与过滤器之间数据传输及控制通信的桥梁。其中的主机5是微处理器或计算机。

图2是图1的本发明节目标识符过滤器的结构细化。如图2所示，所述的数据采集模块0内包含数据锁存器子模块001，与数据锁存器子模块001相连的数据缓冲器子模块002，与数据缓冲器子模块002相连的接口(同步并行接口(SPI))控制器子模块004，分别与接口控制器子模块004相连的连有时钟的字节计数器子模块003和控制开关005。

所述的节目标识符设置过滤操作模块1包含随机存储器子模块101(或称节目标识符随机存取存储器(PID RAM)子模块)；分别与随机存储器子模块101相连的节目标识符比较器子模块103和配置接口控制器子模块104；分别与配置接口控制器子模块104和节目标识符比较器子模块103相连的过滤模式控制器子模块105；分别与节目标识符比较器子模块103和数据采集模块0中的接口控制器子模块004相连的节目标识符锁存器子模块102。所说的节目标识符锁存器子模块103与数据采集模块0中的接口控制器子模块004相连；节目标识符比较器子模块103与数据采集模块0中的控制开关005相连。

所述的与数据采集模块0相连的数据缓冲模块2中包含数据计数器子模块201以及与数据计数器子模块201和时钟相连的先入先出存储器202。

所述的与节目标识符设置过滤操作模块1和数据缓冲模块2相连的总线控制器模块3包含总线控制器(PCI)子模块301和直接访问内存(DMA)控制器子模块302。

上述图1、图2中的模块及子模块的功能是：

●数据采集模块0实现从同步并行接口(SPI)获取传输流(TS)数据的功能。数据锁存器子模块001利用输入时钟锁存输入TS的数据。在本实施例中，数据缓冲器子模块002为锁存的数据提供两个字节的缓冲。字节计数器子模块003为每个TS输入字节计数，提供给接口控制器(SPI)子模块004。(SPI)接口控制器子模块004结合字节计数器子模块003所提供的字节数，按照SPI接口协议实现数据同步。

●节目标识符设置过滤操作模块1实现节目标识符(PID)的配置及控制功能。随机存储器(PID RAM)子模块101存储需要操作的PID，包括节目标识符(PID)阵列：“PID₀，PID₁，…，PID_n”。节目标识符(PID)锁存器子模块102锁存从当前TS中提取出的PID。PID比较器子模块103比较当前的PID与PID RAM中所储存的PID是否符合。配置接口控制器子模块104实现与PCI控制器3的接口转换，为主机5提供PID操作控制通道。如：设置PID RAM或配置PID过滤模式。过滤模式控制器子模块105按照主机5(设置于主机内的软件)的控制命令，切换PID过滤模式。

●数据缓冲模块2实现数据直接访问内存(DMA)控制器子模块的缓冲功能。数据计数器子模块201是直接内存访问(DMA)中断门限计数器控制器，当先入先出存储器(FIFO)子模块中数据达到门限时，发出对直接内存访问(DMA)控制器子模块302的中断申请。在先入先出存储器子模块202中包含字节(Byte)阵列：“Byte₀，Byte₁，…，Byte_n-1，Byte_n”，它为DMA控制器子模块302提供数据传输缓冲。

●PCI总线控制器模块3实现PCI接口及DMA控制器子模块302的控制功能。PCI总线控制器子模块301按照PCI的规范，实现过滤器与主机(计算机或微处理器)之间的通信及数据的DMA控制传输。

所述的底层设计是：

■模块0中的数字锁存器子模块001使用了现场可编程门阵列(FPGA)中的标准的8位锁存器，通过输入时钟锁存TS，送入由16位寄存器构成的数字缓冲器子模块002。字节计数器子模块003也是使用了现场可编程门阵列(FPGA)中标准的8位单向计数器。而同步并行接口(SPI接口)控制器子模块004则使用了硬件状态机结合组合逻辑的方式，按照SPI协议的要求实现数据的同步与PID的提取。

■模块1：是通过现场可编程门阵列(FPGA)内部的随机存取存储器(RAM)组成一个容量为13位×32的同步双端口随机存储器(RAM)子模块101，用来存储驱动设置下来的PID列表，而通过2位寄存器构成的过滤模式控制器子模块105分别存储正、反两种过滤模式。当前TS包的PID通过一个13位的标准锁存器构成的节目标识符锁存器子模块102从模块0中获取，并通过节目标识符比较器子模块103遍历随机存储器子模块101(PID RAM)中的节目标识符(PID)列表，与当前的PID比较，看是否相符合，最后根据过滤模式控制器子模块105中的不同的过滤模式输出不同的开关控制信号，用来控制数据的接收与丢弃。

■模块2：为直接内存访问(DMA)控制器子模块302的数据缓冲。该模块主要是为DMA控制器子模块302提供足够大小的数据缓冲，并能及时发出数据对DMA控制器的中断请求。在该模块中同样使用了一个标准的10位单向计数器。而先入先出存储器子模块202(FIFO)的实现也采用了现场可编程门阵列(FPGA)内部的(块)随机存取存储器(RAM)资源，是个容量8位×512的同步先入先出存储器(FIFO)。数据在填充FIFO的同时，一边在计数，当数据累计到达到一定门限时，向DMA控制器子模块302发出中断申请。

■模块3：这是一个周边元件扩展接口(PCI)控制器模块。它包括一个DMA控制器子模块302。在本实施例中，DMA控制器子模块302利用现场可编程门阵列(FPGA)的内部资源实现了一个遵循PCI 2.2协议的标准的控制器，用以实现过滤器与主机之间的通信。

如上述的结构，本发明中采用了硬件状态机来设计状态的转移及变换，实现了PCI的配置读写、内存读写及输入/输出端口读写，并通过地址译码实现了端口的识别。

本发明过滤器的工作过程是：主机(软件)通过PCI总线对过滤器进行各种配置，包括过滤器的初始化、PID RAM的预置、PID过滤模式的设置等等，过滤器中的PCI总线控制器(模块3)把从PCI总线4上接收到的命令，经过转换后提交给配置接口控制器(子模块104)，该模块会按照驱动的指令去动作，如配置PID RAM(子模块101)，主机会打开DMA控制器，开始接收TS数据。

然后，模块0利用输入时钟，按照SPI接口协议，结合字节计数器提取出当前TS的PID，并实现对TS数据包的同步，最后节目标识符设置过滤操作模块1输出控制开关信号，按要求提交相应的TS包。

本发发明过滤器具体的工作流程描述如下：子模块001利用输入的时钟对输入的TS进行采样、锁存后，送到子模块002中缓冲。与此同时，字节计数器(子模块003)对每个锁存进来的字节数据进行计数，子模块004结合子模块003的计数值及子模块002中缓冲的数据，按数字视频广播(DVB)的标准进行数据同步，提取出当前数据流中的PID送到模块1；模块1通过子模块102锁存当前的PID，通过子模块103与子模块101中预先设置好的PID进行比对，并根据子模块105的过滤模式控制信号，判断当前的节目数据是否需要接收，最后输出一个开关控制信号。控制数据通道的开关，不需要的数据被丢弃，而需要的数据则按TS包的整数倍输送到数据缓冲模块2。

接下来，数据在FIFO(子模块202)缓冲，在计数器(子模块201)达到DMA的门限后，向DMA控制器(子模块302)发出中断请求；在请求被响应后，DMA控制器通过PCI总线，发起突发传输，把数据传送到主机的内存当中。

最后，主机从内存中获得数据，对数据(节目标识符)比对处理分析后向应用程序提交数据，或对过滤器进行重新配置，以达到性能最优。

上述本发明的PID过滤器可以说是一种PCI设备，是靠主机中的软件来驱动和控制。

本发明节目标识符过滤器的控制方法是采用设置于主机内的软件对节目标识符过滤器的驱动和控制以及设置不同的过滤模式。其软件的控制方法是：

一、首先是对PID过滤器的初始化，包括对各个模块的初始化，进行复位。例如对于：

▲模块0的初始化：对逻辑复位寄存器(接口总线与主机上的接口-I/O端口，偏移地址为0x94)的最低位写‘1’，至少间隔10毫秒后再写‘0’。该操作会对模块0中的所有子模块进行复位：字节计数器被清零，缓冲器被清空，锁存器及SPI接口控制器被复位，控制开关被断开；

▲模块1的初始化：对逻辑复位寄存器(I/O端口，偏移地址为0x94)的最低位写‘0’，至少间隔10毫秒后再写‘1’。该操作会清空模块1中的PID RAM子模块，并对其它子模块进行复位；

▲模块2的初始化：对逻辑复位寄存器(I/O端口，偏移地址为0x94)的最低位写‘1’，至少间隔10毫秒后再写‘0’。该操作会对模块2中的计数器子模块清零，并清空FIFO；

▲模块3的初始化：把逻辑复位寄存器(I/O端口，偏移地址为0x00)的最高位写‘1’，至少间隔10毫秒后再写‘0’。该操作会对模块3进行复位。

二、设置节目标识符(PID)过滤器的过滤模式：

1、先设置正逻辑过滤模式：对PID模式寄存器(I/O端口，偏移地址为0x8C)中最低位写‘0’；此时PID过滤器处于正逻辑工作状态，只接收与所设置的PID相对应的TS数据。

2、再设置反逻辑过滤模式：对PID模式寄存器(I/O端口，偏移地址为0x8C)中最低位写‘1’；此时PID过滤器处于反逻辑工作状态，只接收除所设置的PID相对应的TS数据外的所有其他TS数据。

三、设置PID过滤器的节目标识符(PID)：

1、先操作对节目标识符(PID)的修改：在PID序号寄存器(I/O端口，偏移地址为0x84)中写入需要修改的PID的序号，在PID数值寄存器(IO端口，偏移地址为0x88)写入修改后PID的数值。这样在PID RAM中的对应位置上的PID数值被修改。若要删除单个PID的的话，只需要在PID序号寄存器中写入对应的PID序号，而在PID数值寄存器写入PID的数值(0x1FFF)，即可；

2、再操作对PID RAM中的其它PID的清空：在PID复位寄存器(I/O端口，偏移地址为0x90)中最低位写‘1’，然后再写入‘0’。此时PID RAM中所有位置上的PID将被清空；

四、起动PID过滤器接收数据：

首先启动数据接收通道，在逻辑控制寄存器(I/O端口，偏移地址为0x9C)中最低位写入‘1’。此时，当FIFO中的数据达到门限时，硬件会发起DMA传输，数据会被传送到对应的DMA内存中；

接着获取所接收的数据，在数据传输完成后，会产生一次DMA中断，而从对应地址的DMA内存中可以获得数据；

五、分析PID过滤器的表格：分析节目关联表获得的节目映射表所提供的所有节目的节目标识符以及节目类型，从中得出节目标识符的个数以及每类节目的数据流量。

在标准DVB系统中，传输流中会包含一些标有特定PID的数据包，通常称为特殊表格，在这些特殊表格中会提供一些有关该传输流的重要的服务信息。其中最为重要最常用的是：

节目关联表(PAT)(PID＝0x00)——是针对复用的每一路业务，提供相应的节目映射表(PMT)和网络信息表(NIT)对应的PID。

节目映射表(PMT)——是标识并指示组成每路业务的流对应的PID每路业务的节目时钟参考(PCR)字段对应的PID，及每路业务的节目类型。

因此，设置PID＝0x00，并接收对应的数据就能获得完整的节目关联表(PAT)。通过PAT中提供的信息很容易就能知道节目映射表(PMT)所对应的PID，这样就能把PMT数据接收到，组成完整的PMT。而PMT会提供所有节目的PID以及节目类型，从中就可以得出PID的个数，以及估计出每类节目的数据流量。

图3是对本发明过滤器的上述控制方法的具体流程。根据图3的流程，上述本发明控制方法的具体步骤是：

第一步：初始化，对过滤器的各模块进行复位操作，并配置PCI总线控制器子模块，设置直接内存访问(DMA)等等；

第二步：通过周边元件扩展接口(PCI)总线I/O端口，经配置接口控制器模块，设置过滤模式控制器子模块，使其处于正逻辑工作状态；

第三步：通过PCI总线I/O端口，经配置接口控制器子模块，把00，01，10，11四个节目标识符(十六进制)写入节目标识符随机存储器(PID RAM)子模块101内，并清空其它节目标识符(PID)；

第四步：配置直接内存访问(DMA)控制器子模块，打开数据接收开关，启动数据接收通道；数据通过直接内存访问(DMA)控制器子模块直接被传送到主机相应的内存中；

第五步：从主机内存中获取数据并分析表格，得到节目映射表(PMT)对应的节目标识符(PID)；

第六步：通过PCI总线I/O端口，经配置接口控制器子模块，把节目映射表(PMT)对应的PID写入节随机存储器(PID RAM)子模块中，并清空其它节目标识符(PID)；

第七步：从主机内存中获取数据并分析表格，可以获得传输流中所复用得所有的节目标识符(PID)，以及相应的节目类型；

第八步：分析用户需要接收的节目对应的(PID)的数量N，及对应的数据流量。若节目对应的数量N≤32，则跳转至第九步；否则，跳转至第十步；

第九步：保持正逻辑过滤模式不变，通过PCI总线I/O端口，经配置接口控制器子模块，把所需接收的所有PID写入PID RAM，并清空其他PID。然后，跳转至第十二步；

第十步：通过PCI总线I/O端口，经配置接口控制器子模块设置过滤模式控制器子模块，使其处于反逻辑工作状态；

第十一步：把不需要接收的节目所对应的PID写入PID RAM，若PID个数大于等于32，则选择流量较大的32个PID写入PID RAM。若PID个数小于32，则把它们全部写入PID RAM，并清空PID RAM中剩余位置上的PID；

第十二步：重新启动数据接收通道，配置结束。

Claims (9)

1.一种用于数字视频广播的节目标识符过滤器，它包含：数据采集模块，分别与数据采集模块相连的节目标识符设置过滤操作模块和数据缓冲模块，与节目标识符设置过滤操作模块和数据缓冲模块相连的总线控制器模块，总线控制器模块通过周边元件扩展接口总线与主机相连，其特征在于节目标识符设置过滤操作模块中包含正逻辑过滤模式和反逻辑过滤模式的过滤模式控制器子模块。

2.根据权利要求1所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的正逻辑过滤模式中含有所需要接收节目的节目标识符。

3.根据权利要求1所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的反逻辑过滤模式中含有不需要接收节目的节目标识符。

4.根据权利要求1所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的数据采集模块包含：数据锁存器子模块，与数据锁存器子模块相连的数据缓冲器子模块，与数据缓冲器子模块相连的接口控制器子模块，分别与接口控制器子模块相连的连有时钟的字节计数器子模块和控制开关。

5.根据权利要求1或4所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的节目标识符设置过滤操作模块除包含过滤模式控制器子模块外，还包含随机存储器子模块，分别与随机存储器子模块相连的节目标识符比较器子模块和配置接口控制器子模块，与节目标识符比较器子模块相连的节目标识符锁存器子模块，所说的过滤模式控制器子模块分别与节目标识符比较器子模块和配置接口控制器子模块相连；节目标识符锁存器子模块与数据采集模块中的接口控制器子模块相连；节目标识符比较器子模块与数据采集模块中的控制开关相连。

6.根据权利要求1所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的数据缓冲模块包含数据计数器子模块以及与数据计数器子模块和时钟相连的先入先出存储器子模块。

7.根据权利要求1所述的用于数字视频广播的节目标识符过滤器，其特征在于所说的与节目标识符设置过滤操作模块和数据缓冲模块相连的总线控制器模块包含总线控制器子模块和直接访问内存控制器子模块。

8.根据权利要求1所述的用于数字视频广播的节目标识符过滤器的控制方法，其特征在于采用设置于主机内的软件对节目标识符过滤器的驱动和控制以及设置过滤模式；其软件的控制方法是：

一、是对节目标识符过滤器的初始化，包括对各个模块的初始化进行复位；

二、设置节目标识符过滤器的过滤模式：

1、先设置正逻辑过滤模式：使节目标识符过滤器处于正逻辑工作状态，只接收与所设置的节目标识符相对应的传输流数据；

2、再设置反逻辑过滤模式：使节目标识符过滤器处于反逻辑工作状态，只接收除所设置的节目标识符相对应的传输流数据外的所有其他传输流数据；

三、设置节目标识符过滤器的节目标识符：

先操作对节目标识符的修改；再操作对节目标识符随机存储器子模块中其它节目标识符的清空；

四、起动节目标识符过滤器接收数据：

首先启动数据接收通道；接着获取所接收的数据；

五、分析节目标识符过滤器的表格：分析节目关联表获得的节目映射表所提供的所有节目的节目标识符以及节目类型，从中得出节目标识符的个数以及每类节目的数据流量。

9.根据权利要求7所述的用于数字视频广播的节目标识符过滤器的控制方法，其特征在于所述的控制方法的具体步骤是：

第一步：初始化，对过滤器的各模块进行复位操作，并配置总线控制器子模块，设置直接内存访问；

第二步：通过周边元件扩展接口总线I/O端口，经配置接口控制器子模块，设置过滤模式控制器子模块，使其处于正逻辑工作状态；

第三步：通过周边元件扩展接口总线I/O端口，经配置接口控制器子模块，把00，01，10，11四个节目标识符写入节目标识符随机存储器子模块内，并清空其它节目标识符；

第四步：配置直接内存访问控制器子模块，打开数据接收开关，启动数据接收通道；数据通过直接内存访问控制器子模块直接被传送到主机相应的内存中；

第五步：从主机内存中获取数据并分析表格，得到节目映射表对应的节目标识符；

第六步：通过周边元件扩展接口总线I/O端口，经配置接口控制器子模块，把节目映射表对应的节目标识符写入随机存储器子模块中，并清空其它节目标识符；

第七步：从主机内存中获取数据并分析表格，可以获得传输流中所复用得所有的节目标识符，以及相应的节目类型；

第八步：分析用户需要接收的节目对应的数量N，及对应的数据流量，若节目对应的数量N≤32，则跳转至第九步；否则，跳转至第十步；

第九步：保持正逻辑过滤模式不变，通过周边元件扩展接口总线I/O端口，经配置接口控制器子模块，把所需要接收的所有节目标识符写入随机存储器子模块中，并清空其它节目标识符；然后，跳转至第十二步；

第十步：通过周边元件扩展接口总线I/O端口，经配置接口控制器子模块，设置过滤模式控制器子模块，使其处于反逻辑工作状态；

第十一步：把不需要接收的节目所对应的节目标识符写入节目标识符随机存储器子模块内，若节目标识符的个数大于等于32，则选择流量较大的32个节目标识符写入随机存储器子模块，若节目标识符的个数小于32，则把它们全部写入随机存储器子模块中，并清空随机存储器子模块中剩余位置上的节目标识符；

第十二步：重新启动数据接收通道，配置结束。

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