CN1567271A - 具备高速网络接口的mpeg码流变换采集方法及装置 - Google Patents

Abstract

本发明提出一种具备高速网络接口的MPEG码流变换采集的方法和设备，在设备内实现传输流的数据过滤、PID修改、服务信息插入和码率变换，设备具有高速以太网接口用于将变换后的目标传输流传送到计算机中。本发明包括硬件和软件，硬件包括输入速率计算、输入数据包过滤、输入缓存及控制、高速以太网接口等，软件包括传输流变换程序、控制信息监测程序、参考时钟修正程序、服务信息生成程序和传输流数据输出程序。本发明提供的设备功能强大，不仅仅能实现码流的直接采集，也能够对码流进行处理；同时本设备因为外置于计算机，所以使用灵活、携带方便。

Description

具备高速网络接口的MPEG码流变换采集方法及装置

技术领域

本发明涉及一种具备高速网络接口的MPEG传输流变换采集的方法及其相应的装置，属于计算机与通讯技术领域。

背景技术

目前，广播电视的数字化在全球方兴未艾，MPEG(Moving Picture ExpertsGroup-运动图象专家组(全球影象/声音/系统压缩标准))技术以及各种专业化的数字广播电视设备得到了广泛的应用；与此同时，计算机技术也被日益广泛地应用到广播电视领域。从全球或全国范围来看，每时每刻在播的数字电视广播节目是非常丰富的，采集和重新利用这些传输流资源具有很重要的意义。变换并且采集现实存在的实时MPEG传输流(传输流是MPEG规定的一种数据流格式，主要用于广播电视数字信号的传送，不同于用于VCD、DVD光碟的节目流格式)到计算机中进行存储或者再编辑成为一种重要的应用方式。这里提到的变换主要是指节目和数据包的过滤以及码流速率的变换。因为现实存在的MPEG传输流很多情况下是4～8个或更多节目复用在一起，不同视音频数据包识别号(PID-Packet Identifier)的数目多达8～25个甚至更多。而从这种复用流中提取感兴趣的节目和数据包不是一个简单的过滤操作，必须对复用流中的多种信息包括服务信息表和时钟参考信息进行修改才能保持目标传输流的可用性。而目前国内外常用的传输流采集设备都是PCI接口卡形式，而且大部分仅是直接进行传输流采集，很少具有码流过滤和变换的功能。这样的接口卡使用时必须插入到计算机内部，而且码流变换的复杂操作通常都要求最终用户去实现，所以使用起来十分复杂且不方便。本发明提出了一种具备高速网络接口的MPEG码流变换采集方法和设备，设备本身能够实现传输流的数据过滤和码率变换，设备与计算机之间采用高速(100Mbps)以太网连接，所以功能强大而且使用灵活方便。

发明内容

本发明的目的是提供一种具备高速网络接口的MPEG码流变换采集的方法和设备，设备能够对来自异步串行接口或同步并行接口(以下简称串并行信号接口)的MPEG传输流进行数据包过滤、PID修改、服务信息插入和码率变换，设备具有高速以太网接口，变换后的目标传输流通过以太网传送到计算机中。

为达成上述目的，本发明的技术方案为：

一种对MPEG传输流进行变换并通过高速以太网输出目标流的装置，它包括：

一个中央处理器(CPU)芯片，是本装置的控制核心，对来自至少一个串并行信号入口的传输流数据进行变换，并通过至少一个高速以太网接口输出至少一个新的MPEG传输流；

一个SDRAM模块，包括至少一个SDRAM芯片，与CPU相连接；

至少一个先入先出(FIFO)模块，包括至少一个FIFO芯片，设置于FPGA与CPU之间，缓存FPGA处理后的传输流数据；

至少一个信号输入模块，每个信号输入模块设置于一个所述串并行信号入口，对所输入的信号进行格式转换；

至少一个高速以太网输入接口模块，每个与所述中央处理器相连接，实现中央处理器与以太网之间的通信；

在所述信号输入模块与CPU之间连接有一个现场可编程逻辑门阵列(FPGA)模块，该FPGA模块内至少包含：

输入数据包过滤子模块，与所述信号输入模块相连接，从输入信号的传输流中选择需要的数据包，而丢弃其它数据包，每当需要丢弃1个或1个以上连续的数据包时，在输入信号的传输流中插入一个间隔指示数据包，该数据包与普通数据包有相同的字节长度和语法，其PID被设置为无效包的PID(0x1fff)，并在数据载荷的前4个字节设置已经丢弃包的数目；

输入速率计算子模块，采集来自输入数据包过滤子模块的数据，通过对过滤后输入信号中的时钟信号进行计数而获得输入数据流的速率；

总线处理子模块，与CPU和输入速率计算子模块相连接，处理FPGA与CPU的总线接口信号，包括传送输入数据流的速率到CPU，和从CPU获取数据包过滤配置信息；

输入控制子模块，设置于输入数据包过滤子模块和先入先出存储器(FIFO)之间，完成FIFO的初始化和配置工作，并将来自于输入数据包过滤子模块的传输流数据写入FIFO内；

本发明的技术方案还包括：一种具备高速网络接口的MPEG传输流变换采集的方法，其中在建立以太网连接并接通串并行信号输入接口后，启动控制信息监测程序和传输流变换程序，对来自串并行信号输入接口的传输流数据进行用户任意指定数据包过滤，PID修改，服务信息插入和码率变换，生成一路新的MPEG传输流通过以太网接口输出；

其中，控制信息监测程序和传输流变换程序是两个平行的工作程序，互相之间通过消息通信，并共享数据包过滤信息、传输流速率信息、服务信息缓冲区、和PID重映射信息。

本发明的有益效果在于：它用一个独立的装置实现了传输流的数据过滤、PID修改、服务信息插入和码率变换，设备具有高速以太网接口，用户的控制信息通过以太网传送到设备，同时变换后的目标传输流也通过高速以太网传送到计算机中。相对于传统的MPEG码流采集设备，本方案提供的设备功能强大，不仅仅能实现码流的直接采集，也能够对码流进行处理，同时本设备因为外置于计算机，所以使用灵活、携带方便。

附图说明

图1是本发明系统结构方框图；

图2是本装置的中央处理器连接示意图；

图3软件主控程序的流程图；

图4是软件控制信息监测程序的流程图；

图5是软件传输流变换程序的流程图。

具体实施方式

下面结合附图以一个具体实施例详述本发明的技术方案。

请看图1，为本发明MPEG传输流变换采集装置100的系统组成框图。在本实施例中，包含一路传输流异步串行入口——ASI(Asynchronous SerialInterface-异步串行接口，ASI)输入接口1，来自于ASI输入接口1的传输流数据信号输入本装置后，经本装置100的控制和运算核心中央处理器(CPU)的处理，进行用户任意指定的数据包过滤、PID修改、时钟参考修正和码率变换后，生成一路新的MPEG传输流通过高速以太网接口2进行输出，从而完成本发明的目的。但是，需说明的是，本发明的输入接口和输出接口并不限于ASI接口，实际应用中可以替换串行接口输入模块为同步并行接口(SPI-Synchronous Parallel Interface)输入模块，实施时采用型号为DS90C32的芯片代替CY7C933就能实现；同时，本发明并不限于只有一个串并行信号输入接口，在实际应用中可包含复数个输入接口、或复数个以太网输入接口。

本发明包括硬件和软件两部分，硬件部分即如图1所示的本发明MPEG传输流变换采集装置100，软件部分则为固化于装置100的中央处理器(CPU)的电可编程只读存储器(EPROM)中的运行程序。以下分别对这二部分进行详述：

                            硬件部分

如图1所示，本发明的MPEG传输流变换采集装置100的硬件包括：中央处理器110、FPGA(Field Programmable Gate Array，现场可编程逻辑门阵列)模块120、串行接口输入模块130、FIFO模块140、高速以太网接口模块150、和SDRAM模块160。其中：

一、中央处理器(CPU)110，是本装置100的控制和运算核心，通过其内部固化的软件对输入本装置100的信号进行变换计算，该软件的流程容后再述；该CPU芯片可以采用Motorola公司的XPC8245-350处理器，最高主频达到350MHz，具备32位PCI接口和32位数据的存储器接口。

二、串行接口输入模块130，其主要功能是完成输入信号的格式转换；该模块130包含一个输入耦合整形模块1301、和线路解码模块1302，将来自于ASI输入接口1的输入信号的ASI格式进行转换；该ASI信号是串行270Mbps的信号，输入耦合整形模块1301完成信号的耦合与整形，本实施例采用型号为PE65508脉冲变压器芯片，线路解码模块1302采用一个ASIC(Application Specific Integrated Circuit-专用集成电路)完成比特时钟恢复，信号的解码及10bit/8bit转换，将其转换成并行信号后输出，在本实施例中，该线路解码模块1302采用型号为CY7C933的芯片。

三、现场可编程门阵列(FPGA)模块120，可以采用XILINX公司的XC2S100PQ208，内部包含输入数据包过滤1201、输入速率计算1202、总线处理子模块1203、输入控制1204这几个子模块。以下以输入信号的处理顺序依次对这些子模块做进一步详述：

输入数据包过滤子模块1201，用于从输入的传输流中选择需要的基本数据流；传输流中不同的基本数据流是以数据包头部的包标识字段(PID，Packet Identifier-包标识符)来识别的，选择需要的基本数据流就是使指定PID的数据包通过，而丢弃其它数据包；由于在后续速率变换工作中需要了解每个数据包在原传输流中的位置，因此这里采用一种包替换技术，具体做法是：每当需要丢弃1个或1个以上连续的数据包时，插入一个间隔指示数据包，该数据包与普通数据包有相同的字节长度和语法，其PID被设置为无效包的PID(0x1fff)，并在数据载荷的前4个字节设置已经丢弃包的数目；这样既获取了有效包在原始流中的位置信息，又保持了传输流的同步；

输入速率计算子模块1202，与输入数据包过滤子模块1201相连接，对来自于串行输入接口模块130的并行信号中的时钟信号进行计数来获得输入数据流的速率，以提供给CPU；参考时钟是本地主控时钟(频率是27MHz)，主控时钟从1计数到27000000的过程正好是1秒钟，每1秒种计数输入并行信号中时钟线脉冲到来的个数就是输入信号的当前字节速率，这里只统计所有选中的数据包到达的总速率；

总线处理子模块1203，处理FPGA与CPU的总线接口信号，包括传送输入数据流的速率到CPU，和从CPU获取数据包过滤配置信息；

输入控制子模块1204，负责控制过滤后的传输流数据的缓存；将过滤后的传输流数据写入FIFO 140，并控制FIFO 140的初始化以及设置FIFO 140的满度寄存器，FIFO 140的将满标志信号与CPU的一个中断引脚相连，当数据达到一定的充满程度时，就会引起一个信号线电平变化，触发CPU中断；所以每当FIFO的数据达到一定的充满程度，CPU就可以在中断响应程序中将数据从FIFO存储器中转移并读入；

四、FIFO模块140，包括一个16位FIFO芯片，用来缓存FPGA处理后将要进入CPU的传输流数据。

五、SDRAM模块160，包括2片SDRAM(Synchronous Dynamic Random AccessMemory-同步动态随机存取存储器)芯片，可以用型号为HY57V641620HG的芯片，是CPU 110的重要外部器件，用来缓存CPU处理过程的数据和程序。

六、高速以太网接口模块150，实现本装置100与外部计算机之间的以太网连接；该模块采用英特尔公司的Inte1 82559er网络接口芯片，其一端是100M以太网接口信号，另一端是PCI接口信号，通过32位PCI总线与中央处理器连接，实现中央处理器与以太网之间的通信和数据传输。

如附图2所示，图2是本装置的中央处理器连接示意图；在本装置中，FPGA模块和FIFO都作为16位数据的外围存储装置挂接在CPU的外部存储器总线上，SDRAM直接与CPU的SDRAM接口总线相连，高速以太网桥接芯片则直接与CPU的PCI总线接口相连。

                             软件部分

所述软件在主控程序下主要包括以下5个部分：传输流变换程序、控制信息监测程序、参考时钟修正程序、服务信息生成程序和传输流数据输出程序。

下面结合图3到图5详细叙述本发明CPU程序各部分的特性及其工作过程：

首先请看主控程序，该程序是CPU软件的主程序，也是其它程序的父程序。图3是主控程序的流程图，其功能是初始化软、硬件参数，建立以太网连接，然后启动控制信息监测程序和传输流变换程序。如图3所示，主控程序的具体

工作步骤如下：

210：程序开始；

220：初始化软、硬件参数；

230：建立以太网连接；

240：启动控制信息监测程序；其内部调用服务信息生成程序；

250：启动传输流变换程序；其内部调用参考时钟修正程序和传输流数据输出程序。

在上述步骤240和250中，控制信息监测程序和传输流变换程序是两个平行的工作程序，互相之间通过消息通信，并共享数据包过滤信息、传输流速率信息、服务信息缓冲区、和PID重映射信息等公共变量或缓冲区。

以下分5个部分介绍本发明的子程序：

一、控制信息监测程序

在上述步骤240中启动控制信息监测程序(其主体是控制信息监测程序)后，即可对来自以太网的控制信号进行监视，图4是该程序的流程图，其工作步骤如下：

241.监测以太网入口是否收到包含控制信息的TCP报文；

242.获取控制端口的信息内容；

243.对所获取的控制信息内容进行判断：

244.如果控制信息包含“启动传输流变换”或“停止传输流变换”命令，那么本程序发送相应消息到传输流变换程序。

245.如果控制信息包含的是“更新工作信息”命令，那么其具体的更新内容可以包含更新数据包过滤信息、传输流速率信息、PID重映射信息、和服务信息缓冲区中的任意一个或多个，相应采用下列动作中的一个或多个：

2451.根据PID的选择信息配置数据包过滤模块；

2452.记录来自以太网的传输流的原始速率；

2453.根据PID重映射信息配置传输流变换程序用的PID重映射表；

2454.调用服务信息生成程序(服务信息生成程序亦为本发明的一个子模块，容后详述)并更新服务信息。

二、传输流变换程序

6、实现主要的传输流变换操作，是系统的核心部分。图5是传输流变换程序的流程图。其工作步骤如下：

9、不断监测消息队列，如果收到“启动变换”消息则进入251步；

259.在FIFO的中断响应程序中，将FIFO 140的数据以DMA(Direct MemoryAccess-直接存储器访问)方式读出到SDRAM中的“可回卷”缓冲区中。

260.从数据源中读取一个数据包；变换目标流的数据源储存于SDRAM 160中，并来自3个部分，它们是：“可回卷”缓冲区，服务信息缓冲区和空包填充器(空包填充器存放一个PID为0x1fff的空包)。速率变换目标传输流的速率应该大于或等于输入传输流速率与服务信息速率之和，填充空包的速率＝目标传输流速率-输入传输流速率-服务信息速率。速率变换的操作就是根据已经获知的各路数据源的速率比例关系，每次从数据源中读出一个数据包，使得各缓冲区读出数据包的总数与各路传输流的速率成正比；

261.判断上一步读出的数据包的PID是否需要重映射？

262.如果是，则把该PID的值修改成映射表中指定的值；否则就直接进行下一步。

263.接着判断252步读出的数据包的PID是否包含有PCR(Program ClockReference-节目时钟参考)？

264.如果是，则调用参考时钟修正程序对PCR进行修正；若否，则直接进行下一步。

265.将修改后的数据包放入位于SDRAM的目标传输流的缓冲区。

266.调用传输流输出程序把目标传输流从缓冲区写入到高速以太网接口芯片；

10、检查消息队列，如果收到“停止变换”消息则进入2501步，否则进入251步。

三、参考时钟修正程序

上述步骤256的参考时钟修正程序用来调整PCR(Program ClockReference-节目时钟参考)的值，因为在原始数据流中包含了MPEG视音频编码的原始参考时钟信息，在速率变换的过程中，数据包的位置关系发生了改变，所以必须修改PCR的数值才能保证解码器正确恢复原始编码时钟。其具体工作步骤是：

2601.根据输入流中每两个前后相邻的包含PCR的数据包的字节位置差异和PCR数值差异可以计算出包含该PCR的传输流的原始传输速率，计算公式是：

原始传输速率＝PCR字节位置差异÷PCR数值差异×27000000

2602.根据输入流中PCR的位置和输入流与目标流传输速率的差异可以计算出目标流中PCR的理想位置，计算公式是：

PCR理想位置＝PCR原始位置×目标流速率÷原始传输速率

2603.根据PCR在目标流中的实际位置与理想位置的差异可以计算出PCR的修正差值，计算公式是：

PCR修正差值＝

(PCR实际位置-PCR理想位置)÷目标流速率×27000000

2604.修改PCR数值，计算公式是：

目标流PCR新值＝输入流PCR数值+PCR修正差值

四、服务信息生成程序

该程序是控制信息监测程序中的一个子程序，如图4中的步骤2454所示，服务信息生成程序提供基本的节目服务信息，这些服务信息设定了传输流-节目-数据包之间的层次关系，也包含了服务提供商需要传达给用户解码器的各种辅助信息。本程序的工作步骤如下：

2701.将控制程序中获取的服务信息打包成传输流数据包的格式，服务信息包括节目关联表(PAT-Program Association Table-节目关联表)、节目映射表(PMT-Program Map Table-节目映射表)、网络信息表(NIT-Network Information Table-网络信息表)、服务描述表(SDT-ServiceDescription Table-服务描述表)。

2702.根据各服务信息表的传输间隔要求将各数据包有序排列在服务信息缓冲区中供传输流变换程序读取，该数据包排列的顺序是依据各服务信息表的速率以及相互的比例关系确定，速率高的服务信息表数据包排列密度高，而速率低的服务信息表数据包排列密度低。PAT和PMT要求至多每0.5秒传送一次，NIT要求至多每10秒传送一次，SDT要求至多每2秒传送一次。

五、传输流数据输出程序

请看图5中的步骤258，该传输流数据输出程序完成SDRAM中目标传输流缓冲区到高速以太网接口芯片之间的数据传送，其做法是：

在以太网接口芯片的数据发送中断响应程序中，每次以DMA方式从目标流缓冲区中读出固定数目的字节作为TCP报文载荷传送到以太网接口芯片。因该部分为现有技术，且非本发明的重点，故不再赘述。

综合以上两部分的硬件与软件的描述，本发明的装置与方法在具体应用中，首先将本装置的以太网接口与外部计算机之间用网线连接，并接通串并行信号输入接口，装置上电以后，内部软件即开始运行，接收来自以太网的外部控制信息并对来自串并行信号输入接口的传输流进行用户指定的变换，变换结果传输流通过高速以太网接口送出。本发明的输入和输出传输流的速率可以达到50Mbps，完全满足数字广电领域实用中30～48Mbps速率的要求；而且本发明用一个独立的装置实现了传输流的数据包过滤、PID修改、服务信息插入和码率变换，并将目标传输流通过以太网形式传送到计算机，在系统设计方面，FPGA和CPU之间的分工明确而又配合紧密，在CPU变换软件设计方面，提出了优化的算法和清晰的流程，在以太网接口方面，既实现了计算机对装置的控制又实现了传输流数据的传送；总之，本发明的传输流变换采集装置功能强大，体积小，使用方便，极具市场潜力。

Claims (8)

1、一种具备高速网络接口的MPEG传输流变换采集装置，其特征是：它包括：

一个中央处理器(CPU)芯片，是本装置的控制核心，对来自至少一个异步串行接口或同步并行接口(以下简称串并行信号接口)的传输流数据进行数据包过滤、PID修改、服务信息插入和码率变换中的一种或多种变换处理，并通过至少一个高速以太网接口输出至少一个新的MPEG传输流；

一个SDRAM模块，包括至少一个SDRAM芯片，与CPU相连接；

至少一个先入先出(FIFO)模块，包括至少一个FIFO芯片，设置于FPGA与CPU之间，缓存FPGA处理后的传输流数据；

至少一个信号输入模块，每个信号输入模块设置于一个所述串并行信号入口，对所输入的信号进行格式转换；

至少一个高速以太网输入接口模块，每个与所述中央处理器相连接，实现中央处理器与以太网之间的通信；

在所述信号输入模块与CPU之间连接有一个现场可编程逻辑门阵列(FPGA)模块，该FPGA模块内至少包含：

输入数据包过滤子模块，与所述信号输入模块相连接，从输入信号的传输流中选择需要的数据包，而丢弃其它数据包，每当需要丢弃1个或1个以上连续的数据包时，在输入信号的传输流中插入一个间隔指示数据包，该数据包与普通数据包有相同的字节长度和语法(语法符合ISO/IEC 13818-1规范)，其PID被设置为无效包的PID(0x1fff)，并在数据载荷的前4个字节设置已经丢弃包的数目；

输入速率计算子模块，通过对过滤后输入信号中的时钟信号进行计数而获得输入数据流的速率；

总线处理子模块，与CPU和输入速率计算子模块相连接，处理FPGA与CPU的总线接口信号，包括传送输入数据流的速率到CPU，和从CPU获取数据包过滤配置信息；

输入控制子模块，设置于输入数据包过滤子模块和至少一个先入先出存储器(FIFO)之间，完成该输入用FIFO的初始化和配置工作，并将来自于输入数据包过滤子模块的传输流数据写入到FIFO内；

2、如权利要求1所述的装置，其特征是：该CPU运行软件包括：传输流变换程序、控制信息监测程序、时钟参考修正程序、服务信息生成程序和传输流数据输出程序。

3、具备高速网络接口的MPEG传输流变换采集方法，其特征是：在建立以太网连接并接通串并行信号输入接口后，启动控制信息监测程序和传输流变换程序，对来自串并行信号输入接口的传输流数据进行数据包过滤、PID修改、时钟参考修正和速率变换中的一种或多种处理，然后生成一路新的MPEG传输流并通过高速以太网输出；

其中，控制信息监测程序和传输流变换程序是两个平行的工作程序，互相之间通过消息通信，并共享数据包过滤信息、传输流速率信息、服务信息缓冲区、和PID重映射信息。

4、权利要求3所述的方法，其特征是：控制信息监测程序可对来自以太网的控制信号进行监视，工作步骤如下：

241.监测以太网入口是否收到包含控制信息的TCP报文；

242.获取以太网入口的信息内容；

243.对所获取的控制信息内容进行判断：

244.如果控制信息包含“启动传输流变换”或“停止传输流变换”命令，那么本程序发送相应消息到传输流变换程序；

245.如果控制信息包含的是“更新工作信息”命令，那么其具体的更新内容可以包含更新数据包过滤信息、传输流速率信息、PID重映射信息、和服务信息中的任意一个或多个，相应采用下列动作中的一个或多个：

2451.根据PID的选择信息配置FPGA的数据包过滤模块；

2452.记录来自以太网的传输流的原始速率；

2453.根据PID重映射信息配置传输流变换程序用的PID重映射表；

2454.更新服务信息并调用服务信息生成程序。

5、如权利要求4所述的方法，其特征是：步骤2454中的服务信息生成程序包括：

2701.将控制程序中获取的服务信息打包成传输流数据包的格式，服务信息包括节目关联表(PAT)、节目映射表(PMT)、网络信息表(NIT)、服务描述表(SDT)；

2702.根据各服务信息表的传输间隔要求将各数据包有序排列在服务信息缓冲区中供传输流变换程序读取，该数据包排列的顺序是依据各服务信息表的速率以及相互的比例关系确定，其中，PAT和PMT要求至多每0.5秒传送一次，NIT要求至多每10秒传送一次，SDT要求至多每2秒传送一次。

6、如权利要求3所述的方法，其特征是：传输流变换程序工作步骤如下：

2501.不断监测消息队列，如果收到“启动变换”消息则进入251步；

251.在FIFO的中断响应程序中，将FIFO 140的数据以DMA方式读出到SDRAM中的“可回卷”缓冲区中。

252.从数据源中读取一个数据包；数据源储存于SDRAM 160中，并来自3个部分，它们是：“可回卷”缓冲区，服务信息缓冲区和空包填充器(空包填充器存放一个PID为0x1fff的空包)。速率变换目标传输流的速率应该大于或等于输入传输流速率与服务信息速率之和，填充空包的速率＝目标传输流速率-输入传输流速率-服务信息速率。速率变换的操作就是根据已经获知的各路数据源的速率比例关系，每次从数据源中读出一个数据包，使得各缓冲区读出数据包的总数与各路传输流的速率成正比；

7、如权利要求3所述的方法，其特征是：步骤252中对所读出的数据包进行处理，进一步包括：

253.判断上一步读出的数据包的PID是否需要重映射？

254.如果是，则把该PID的值修改成映射表中指定的值；否则就直接进行下一步。

255.当前数据包是否包含有PCR(Program Clock Reference-节目时钟参考)？

256.如果是，则调用参考时钟修正程序对PCR进行修正；若否，则直接进行下一步。

257.将修改后的数据包放入位于SDRAM的目标传输流的缓冲区。

258.调用传输流输出程序把目标传输流从缓冲区写入到高速以太网接口芯片；

2502.检查消息队列，如果收到“停止变换”消息则进入2501步，否则进入251步。

8、如权利要求7所述的方法，其特征是：所述参考时钟修正程序包括：

2601.根据输入流中每两个前后相邻的包含PCR的数据包的字节位置差异和PCR数值差异可以计算出包含该PCR的传输流的原始传输速率，计算公式是：

原始传输速率＝PCR字节位置差异÷PCR数值差异×27000000

2602.根据输入流中PCR的位置和输入流与目标流传输速率的差异可以计算出目标流中PCR的理想位置，计算公式是：

PCR理想位置＝PCR原始位置×目标流速率÷原始传输速率

2603.根据PCR在目标流中的实际位置与理想位置的差异可以计算出PCR的修正差值，计算公式是：

PCR修正差值＝

(PCR实际位置-PCR理想位置)÷目标流速率×27000000

2604.修改PCR数值，计算公式是：

目标流PCR新值＝输入流PCR数值+PCR修正差值

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