CN1662911A - 改变设计数据以制成组件之方法及其单元 - Google Patents
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Abstract
本文件叙述了一种方法,其中,规定组件的几何设计(10)的设计数据乃被说明。该设计用于产生经改变的几何设计,例如经由在一区域(100)中的再定位。对该两种设计,评估标准被确认及比较,依据该比较结果,该未经改变设计数据会被保留或以该经改变的设计数据取代。此方法连续进行许多循环以最适化该设计。
Description
技术领域
本发明系关于一种设计数据被指定的方法,其规定组件,如集成电路装置或另一个电子组件,的几何设计。
背景技术
做为实例,设计数据为栅格数据,其规定个别像素于栅格内,或是向量数据,其规定使用特定长度及特定方向的向量之设计。在最简单的情况,设计为二度空间的,如在集成电路位置的设计之情况。做为实例,三度空间设计被用于规定各种位置间的关系。几何设计规定组件组件间之外部形状,如中间连接的轮廓或接点孔洞中间连接区域的形状。
本发明目的为订定一种改变设计数据的简单方法,其特别合适用于最适化一种设计,本发明亦在于订定其相关单元。
关于该方法的目的系由在权利要求1所订定的方法步骤达到,发展系订定于子权利要求。
发明内容
本发明方法包括许多下列方法步骤的循环之自动执行:
-设计数据被用于产生经改变设计数据,其被储存及规定几何设计,与设计数据的几何设计比较其系为局部改变。
-该经改变设计数据被用于确认经改变设计的评估标准。
-接着,该经改变设计的评估标准与要被改变的设计的评估标准比较。
-依据比较结果保留该未经改变设计数据或以该经改变设计数据取代。
-在下一个循环,该经改变设计数据被用做要被改变的设计数据。为该经改变设计数据所计算的评估标准被用做要被改变的设计的评估标准。
本发明方法表示目前为止主要为人工执行的设计最适化可自动执行,在最适化关系内的设计之自动评估使得以简单方式达到自动最适化为可能。
局部改变基本上保留了目前为止已达到的设计优点,因而,位于局部区域外的这些设计部分在循环期间不被改变,位于要被局部改变的区域内的这些部分可被改变使得在每一个循环仅进行相当中度的变化。
评估标准系依据组件形式及组件的特定结构而定,单一评估标准可被考虑或是整体评估标准,其包括许多评估标准,其亦评估与另一个冲突的需求。
例如,在最简单的情况,评估标准的比较为差值的生成。
然而,亦可使用其它比较方法。
合适规则被指定以保留或取代未经改变的设计数据,这些规则为决定性的或是依据随机变量而定。考虑随机变量提供在循环期间亦接收小遗失的选择以最终改良整体设计至一种若每一个循环皆需要产生改良所无法达到的程度。
在本发明方法的一个发展中,局部改变的区域及此区域的大小被确认或规定而不需使用随机函数。或者,该区域及其大小亦使用随机函数确认。经由确认该区域及其大小的方法之合适选择,可减少以要被改良的设计为基准的特定改良所需的循环数目。
在后续发展中,局部改变的区域及此区域的大小以在平均分布的基础被选择,此方法确保所有设计区域皆相同程度地被包括于该方法。或者,该区域或其大小由偏好会特别破坏对本方法目的的评估标准之改变的区域或大小而被选择。例如,若在方法进行期间意欲减少评估标准,则较偏好评估标准为特别高的区域。此方法亦使得特定改良所需的循环数目被减少。
在改变设计数据的方法之另一个发展中,例如,具正方形面积的区域被选择以产生该经改变设计数据于由要被改变的设计数据所指定的设计。此接着为关于在经选择区域的设计之设计数据的确认。该经确认设计数据以规定函数为基础而被改变,其产生在该经选择区域的设计的几何改变。以此方式,设计数据可以简单方式被更改。
几何改变可使用简单影像处理方法进行,例如使用筛检函数或使用简单的几何函数,如再定位、镜像对映、旋转、扩张或收缩。简单的几何改变亦包括所选择区域的设计以在要被改变的其它设计位置的几何类似区域之设计取代或是以类似于经选择设计部分的指定设计部分取代。几何改变不受限于要被改变的设计大小,例如,若增加总面积大小亦为允许的,则在许多情况总评估标准依然可被改良。
若,在一个发展中,几何改变的规定系使用随机函数确认,则没有任何改变设计之复杂规则需被指定。由测试及后续评估该改变,可以简单方式得到改良。
电子组件的合适评估标准为下列评估标准,特别:
-短路的关键区域,
-中断的关键区域,
-在设计的角隅数目或边缘数目,
-电流运载容量,
-耦合电容,
-组件重叠,及
-设计总面积。
关键区域系藉由假设在规定尺寸分布的圆形缺陷而确认,选择该尺寸分布使得在组件制造期间产生的缺陷以尽可能最佳的方式仿真。
在一个细节中,许多垂直排列的中间连接平面的设计使用本发明方法同时进行。以此方式,设计可被特别佳地最适化,例如就耦合电容或中间连接间的重叠之观点。
在后续发展中,评估标准为自至少两个不同评估标准确认的整体评估标准。在后续发展中,加权因子被指定,当整体评估标准由个别评估标准确认时,加权因子被使用,此使得当进行该方法时不同程度地考虑各种评估标准为可能。其亦提供特别评估标准在方法执行开始时在改变具较大的影响之选择,该影响接着在方法进行期间减少以小的加权因子影响评估标准。该加权以线性方式或者是基于非线性函数执行。
在后续发展中,关于未经改变结果数据的置换之决定系以随机函数为基础进行,此方法不仅允许必须立即产生对该设计的改良之变化在循环进行,其亦允许基于特定机率,对评估标准不会产生任何损伤或是仅不显著的损伤之变化被接受。
在后续发展中,支持或反对随机函数接受性的决定之依存性基于循环数降低,此表示例如在方法开始时造成损伤的部分设计的接受性较在方法结束时更常被接受,此种方法亦称为经仿真退火。
在本发明方法的另一个发展中,设计具为它们所选的栅格尺寸,其等于用于传送设计于石刻印罩上,如至光屏蔽,的屏蔽曝光光束的宽度,使用此方法所产生的设计因而可容易地转移至光屏蔽而不需额外方法。然而,在一个替代方案的情况下,设计具为它们所选的栅格尺寸,其小于屏蔽曝光光束的宽度,此种步骤亦有时产生非常适合曝光的屏蔽。
本发明亦相关于一种数据处理装置及合适进行本发明方法的程序或是其发展的其中一个。前述的技术效用因而亦应用于数据处理装置及程序。
其设计系使用本发明方法改良的合适组件为,特别是:
-一种集成电路装置,特别是发生在较大电路装置(经常是如超过一百倍或甚至超过一千倍)的子电路,此系关于接点孔洞区域的或是基本逻辑功能(如OR闸或NAND闸)的记忆胞元的电路,
-一种显示器,特别是平面屏幕,
-感知器,
-微机械组件,
-印刷电路板,及
-以膜为基础的电或电子组件。
然而,来自其它技术区域的组件亦使用本发明方法最适化。
附图说明
本发明示例具体实施例参考所附图标被解释于下文,其中:
图1A至图1C
显示基于第一示例具体实施例的设计最适化,
图2显示基于第二示例具体实施例的最适化结果,
图3显示最适化一设计的方法步骤,
图4显示在中间连接点的电流密度的评估函数的数据,
图5显示在中间连接点及接点孔洞间的重叠之评估函数的数据,及
图6显示最适化该设计的电子电路之功能单元。
具体实施方式
图1A显示集成电路装置的一部分的设计10。该设计10包含无分支中间连接点的轮廓12及以T形状分支的中间连接点的轮廓14。轮廓12及14系于坐标系统16表示,坐标系统16具在x-方向显示栅格尺寸的x-轴18及在y-方向显示栅格尺寸的y-轴20。该设计10在x-方向具二十个栅格点及在y-方向具十六个栅格点的大小。
轮廓12由自端点T1移动至端点T2的三个边线22、24及26及自端点T3移动至T4的三个边线28、30及32而示于该设计10。轮廓14由自端点T5移动至端点T6的三个边线34、36及38及自端点T7移动至端点T8的四个边线40至46,及由自端点T9移动至端点T10的两个边线48、50而示出。十个角隅点52至70分别以各种方向位于两个边线22至50之间的接触点。边线22至50系位于x-方向,y-方向或与y-轴20成45度至135度的角。端点T1及T3表示在由轮廓12示出的无分支中间连接点上的左手侧连接,端点T2及T4表示在无分支中间连接点上的右手侧连接。
端点T5及T7表示在由轮廓14示出的分支中间连接点上的左手侧连接,端点T6及T10表示在分支中间连接点上的右手侧连接。端点T8及T9表示在中间连接点的底部连接,且表示设计10的方向系如在图1B所示。
在示例具体实施例中端点T1至T10的位置被严格地指定,此表示在设计10的最适化期间,该轮廓12及14可仅在位于端点T1至T10之间的区域内被改变。另一方面,端点T1至T6的位置为固定的。
图1B显示在再定位区域100具再定位的设计10a,再定位发生于当在第一循环进行参考图3于下文解释的最适化方法时。再定位区域100位于设计10的顶部左手角落及在x-方向具七个栅格点的长度及在y-方向20具六个栅格点的长度,该再定位区域100包含端点T1及T3。区域100的右手侧边界线102在辅助点HT1(其系约略位于边线22的中心)与边线22相交,右手侧边界线102在辅助点HT2(其系些微位于边线28的中心点右边)与边线28(位于平行于边线22)相交。在区域100内,边线22及28由虚线104及106表示,因为边线22及28系于第一最适化循环以随机选择方向及由随机选择的栅格点数目再定位于此处。
在示例具体实施例中,假设在第一方法步骤该随机选择的方向为与y-方向相反的方向,随机选择的栅格尺寸具值一,参考再定位箭头108。因为在再定位区域100的再定位,虚线104由一个栅格点计数计再定位至y-方向20。然而,端点T1及辅助点HT1于它们的原先位置维持不变,虚线104产生新的边线110,其平行于虚线104及结束于角隅点E1及E2,则依据栅格,亦即,当维持相邻关系时,角隅点E1及E2由斜边线112及114分别连接至端点T1及辅助点HT1。
虚线106以相同方式再定位,在此情况下,结果为边线116,其系平行于虚线104向下一个栅格点再定位及位于两个角隅点E3及E4之间。接着,产生边线118,其自端点T3移动至角隅点E3,产生边线120使得其自端点T4移动至辅助点HT2。
由再定位箭头108表示的再定位操作再定位无分支中间连接点的轮廓12于区域100内的向下一个栅格点而不改变在该方法的轮廓12的宽度。再定位被执行使得端点T1至T10及辅助点HT1及HT2,于此在设计10的边线22至50与再定位区域100的边界线102相交,皆维持不改变于它们的位置。由经改变设计10a开始,参考图3于下文解释的评估经改变设计10a之步骤被执行,若对设计10的改良被建立,设计10总是被接受用于其余最适化方法且具变化产生于区域100的变化。另一方面,若没有任何改良被进行,则其余最适化总被执行且不具产生于区域100的变化,亦即再次自设计10开始。
在最适化方法的后续循环中,再定位区域再次被随机选择,如再定位区域122,其较再定位区域100更位于设计10或10a的中心,再定位区域122亦些微较再定位区域100为大。在再定位区域122,边线再次以随机选择方向及由随机选择的栅格点数目再定位。
图1C显示使用参考图3于下文解释的最适化方法由设计10所产生的设计10b。在最适化期间,短路以和中断一样高加权两倍。中间连接点的轮廓12及14被改变,及产生轮廓12b及轮廓14b,四个边线150至156现在位于端点T1及T2之间,现在仅两个边线156及158位于端点T3及T4之间。
分支中间连接点的轮廓14b系由两个边线160及162形成于端点T5及T6之间,由三个边线164、166及168形成于端点T7及T8之间及由两个边线170及172形成于端点T9及T10之间。在该设计10b,现在仅八个角隅点180至194,此简化了屏蔽制造。
图2显示设计10c,当使用图3进行最适化方法时,其由设计10产生,且短路已以中断一样高加权十倍。未分支中间连接点的轮廓12c现在由四个边线200至206在端点T1及T2之间示出及由三边线208、210及212在端点T3及T4之间示出。分支中间连接点的轮廓14c系由三个边线214、216、218在端点T5及T6之间示出,由三个边线220、222及224在端点T7及T8之间示出及由三个边线226、228及230形成于端点T9及T10之间示出。在该设计10c有十一个角隅点250至270。可容易地了解在中间连接点的轮廓12c、14c之间的空间及在中间连接点之间的空间已以牺牲轮廓12c、14c的宽度及中间连接点的宽度被自动加宽,以减少短路的发生。角隅点的数目仅增加一个角隅点,其表示基于设计10c的屏蔽制造与设计10相较仅不显著地更复杂。
图3显示最适化产生集成电路装置的设计之方法步骤,例如最适化示于图1的设计10。该方法以规定许多参数于方法步骤300开始,做为实例,步阶计数变量n被设定为值一,例如显示步阶数N的常数被设定为值一千。整体评估标准GBM被设定为非常小的值,如负一万的值。此整体评估标准GBM的值在方法进行期间意欲变得尽可能大,因为其值系为与预期成本位准成反比关系。此外,加权因子W1等于二及W2等于一被指定,其显示短路评估标准的加权及中断评估标准的加权。在方法步骤300的值的规定系依据要被最适化的设计形式而定。此外,值的规定系由最适化的目的而定,例如,参考相关于第1C及2图的说明。
在方法步骤302,要被最适化的设计,如设计10系由包含于GSD2档案的数据指定。该设计10为人工设计方法的结果或早期自动最适化的结果(例如其现在意欲以不同标准为基础再最适化),经指定设计被储存为目前为止的最佳设计,亦即为”绝佳”设计。
在后续方法步骤304,进行本方法的数据处理装置自动地选择设计内的再定位区域,如再定位区域100或再定位区域122。此考虑如随机函数。此外,在方法步骤304,再定位区域的大小被指定,例如同样地考虑随机函数于指定尺寸范围内。
接着,偏移方向及偏移标准在方法步骤306被选择,且例如再次如考虑随机函数。在后续方法步骤308,在再定位区域100、122内要被最适化的设计部分接着以在方法步骤306所决定的值为基础偏移,偏移操作已参考图1B对再定位区域100解释于上文。
在方法步骤310,采用该经改变设计,较佳为仅考虑再定位区域100加适当边界区域,做为计算短路发生的评估标准BM1及中断发生的评估标准BM2的基准。在此情况下,”关键区域”被考虑,其应用于指定尺寸的缺陷。
在方法步骤312,目前进行的方法步骤的整体评估标准GBM被计算。在此情况下,评估标准BM1、BM2及加权因子W1与W2被使用。做为实例,下列式子应用:
GBM(n)=W1·BM1+W2·BM2
在方法步骤314,在方法步骤312所计算的整体评估标准GBM(n)与在前一个方法循环所计算的整体评估标准GBM(n-1)比较,或是在第一循环的情况下,与在方法步骤300所指定的整体评估标准GBM比较。若整体评估标准的值在目前的循环已增加之结果成立,则方法步骤314之后立即为方法步骤316,于此对设计的改变被接受,此外,当改变被接受时,在方法步骤312为整体评估标准所计算的值被纪录为对执行进一步循环为有效的整体评估标准。
相反的,若在方法步骤314整体评估标准GBM未增加之结果成立,亦即整体评估标准GBM维持不变或是在大小上减少,则方法步骤314之后立即为方法步骤318。
在方法步骤318,使用考虑随机函数的经指定方法以确认是否要接受对设计的改变用于其余方法或是拒绝之。在此方面所使用的函数为下列函数,例如在”大都会方法”的情况下:
p=exp(-ΔGBM/T)
其中p表示接受机率,exp表示指数函数,ΔGBM表示在GBM(n-1)及GBM(n)之间的差,及T表示等于仿真温度的参数。
参数T可在方法进行期间被改变,例如以下列两个式子的其中一个为基础:
T(n)=T0/(1+1n n),
T(n)=T0/(1+n),
其中T0表示物理上等于高温的常数,n表示步阶计数变量及1n表示自然对数。
使用指数函数,在整体评估标准GBM的减少(其系由变更产生)被做为决定值p的基础,其表示变更被接受的机率,使用随机数产生器以产生随机在零及一之间的范围的数目。若使用随机数产生器所产生的随机数小于使用函数所决定的值,则存在接受。相反地,若随机数大于或等于由函数所得到的值,则对设计的改变被拒绝。若设计被接受,则在方法步骤312所计算的整体评估标准亦被接受用于其余该方法。相反地,若改变被拒绝,则在方法步骤312所计算的整体评估标准同样地被拒绝为无效的。
方法步骤316及方法步骤318之后皆立即为方法步骤319,于此进行检查以决定目前的设计是否具较最佳设计为小的整体评估标准。若目前设计的整体评估标准小于最佳设计的整体评估标准,则目前的设计被接受做为最佳设计。相反地,若目前设计的整体评估标准不小于最佳设计的整体评估标准,则目前的设计不被接受做为最佳设计,此表示不改变最佳设计。
在方法步骤320,其在方法步骤319之后,进行检查以决定步阶计数变量n的值是否已达到经指定步阶数目的值N。若其不为此情况,则方法步骤320之后立即为方法步骤322,在方法步骤322,步阶计数变量n的值增加值一。此外,参考图6于下文解释的函数之选择性被持续地增加或是以另一个合适方法为基础,此亦增加在随机选择期间的选择性,当方法循环数目增加,在所接受设计中损伤的机率降低。
当方法步骤322已进行,该方法以新的循环在方法步骤304持续,该方法现在系在包括方法步骤304至322的方法回路,该回路被执行直到方法步骤320建立步阶计数变量n达到步阶数目的值N。在此情况下,方法步骤320之后立即为方法步骤324,于此最适化方法结束。如在档案中储存做为最佳设计的设计被输出做为结果。
替代或是除了刚刚解释的中止选择,若整体评估标准GBM的变化未到达k循环的指定限制,其中k为大于2的自然数,如100,方法亦可被结束。特别是在较大k值的情况下,必须假设”稳定”解答已达到。
参考图3解释的最适化方法为一种经仿真退火的形式,其确保整体评估标准GBM的最大化不仅发现局部最大值亦发现整体极大值。此表示依据在方法步骤300的规定事实上最适设计及不仅次最优设计被确保。
图4显示评估函数400的数据,其为另一个示例具体实施例期间所使用以额外确认评估标准BMD以评估在经改变设计的电流密度D。评估函数400被示于坐标系统402,其具显示电流密度D的值的x-轴404及显示评估标准BMD的值的y-轴406。在非常小电流密度D至最大电流密度Dmax的范围中,评估标准MD的值随着下降的指数函数自非常大的正值降至小的正值,超过最大电流密度Dmax则由评估标准BMD的非常大的负数之选择”处罚”,因为其违背设计规则。在方法步骤310,电流密度D为意欲使用经改变设计产生的结构而计算,之后,该评估标准BMD的伴随值系使用评估函数400为该经计算电流密度D确认及当计算整体评估标准GBM时以加权因子W3加权。
图5显示在中间连接点及位于其下方的接点孔洞间的重叠U之评估函数450的数据。评估函数450被示于坐标系统452,其具显示重叠U的值的x-轴454及显示评估重叠的评估标准BMU的值的y-轴456。若没有重叠或是横过实际重叠方向的距离增加时,重叠U的值亦可变为负的。对重叠U的负值,该评估标准BMU具大的负值,对小的重叠U,该评估标准BMU具小的正值。当重叠U增加时,则评估函数450以指数函数增加。
在后续示例具体实施例中,在方法步骤310该评估标准BMU被用于计算整体评估标准GBM,使用加权因子W4加权该评估标准BMU。
图6显示电子电路550之功能单元,其被用于最适化该设计10及因而进行参考图3解释的方法步骤。随着一个示例具体实施例,该电路550不包含处理器,而是仅包含逻辑电路。
该设计10系储存于记忆单元552,使用设计变化单元554以改变于再定位区域106、122的设计。该设计变化单元554使用总线系统556以双向地存取该记忆单元552。使用评估标准计算单元558至562计算评估标准BM1至BMm,其中m为表示最后评估标准的自然数,评估标准计算单元558至562读取该经改变设计,如10a,的数据,其系经由总线系统556储存于内存552。
整体评估标准GBM系在整体评估标准计算单元566计算,其输入侧系经由线路568连接至该评估标准计算单元558至562的输出。计算单元566执行在图3为方法步骤312说明的整体评估标准之计算,该计算单元566输出经计算整体评估标准GBM至控制单元572,其系经由线路570用于控制最适化方法。
该控制单元572经由线路574控制在电路550的其它单元以控制如设计变化单元554。做为实例,控制线路574被用于规定再定位区域的位置,如100、122,再定位的方向,如108,及再定位标准。
在另一示例具体实施例中,该电路550亦包含处理器600,其执行储存于记忆单元552的程序之指令,该处理器600经由总线系统602存取该记忆单元552。当执行在该程序的指令时,于使用该处理器600时,该设计变化单元554、该评估标准计算单元558至562、该GBM计算单元566及该控制单元572的函数被提供。取代线路568、570及574,参数至记忆胞元的转移被用于数据互换。
尽管方法步骤316及318应用于经仿真退火的”大都会方法”,在后续示例具体实施例中,方法步骤316及方法步骤318皆涉及基于整体评估标准间的差所进行的随机决定,决定随机数比较值的合适函数为如S型函数,其梯度系依据温度T的值而定。
在另一示例具体实施例中,取代”经仿真退火”最适化方法,使用不同的最适化方法:
-做为实例,再定位被确认在每一个方法循环产生对整体评估标准GBM的最大改良,此种方法已知为计算最大上升或下降的方法(最陡坡降法),
-或是”泛型算法”,其中基于经指定标准自另一种设计的设计区域被接受,或是
-该最适化方法的组合。
在进一步示例具体实施例中,整体评估标准在大小上减少以改良该设计,为进行此,必须选择评估函数使得对该设计改良产生较小的评估标准。
Claims (14)
1.一种改变设计数据以制成组件的方法,特别是一制成一集成电路配置组件的方法,
其中设计数据乃被指定(302),其乃规定要改变组件的几何设计(10),
其中该设计数据被用于产生经改变设计数据,其被储存(308)且规定一几何设计(10a),其与该设计数据的几何设计(10)比较乃属于一局部改变,
其中,该经改变设计数据(10a)被用于确认(312)该经改变设计(10a)的评估标准(BM1、GBM),
其中,该经改变设计(10a)的该评估标准(GBM)乃与要被改变的该设计(10)的评估标准(BM1、GBM)作比较(314),
及其中,依据该比较结果而保留该未经改变设计数据或是以该经改变设计数据取代(316、318),
许多改变,比较以及关于取代的决定的循环乃自动执行。
2.根据权利要求1的方法,其特征在于该局部改变的区域(100)及/或此区域(100)的大小乃不需使用随机函数而被确认,
或者该局部改变的区域(100)及/或此区域的大小乃使用随机函数确认。
3.根据权利要求1或2的方法,其特征在于该局部改变的区域(100)及/或此区域(100)的大小乃以平均分布为基础而选择或者是由偏好会特别破坏朝向所述方法目的的评估标准(GBM)之改变的区域及/或大小而选择。
4.根据先前权利要求其中一项的方法,其特征在于选择一区域(100)以产生该经改变设计数据(10a)于要被改变的设计数据所规定的设计,
其特征在于关于在该经选择区域(100)中的设计的设计数据乃被确认,
及在于该经确认设计数据以一规定函数为基础而改变,该规定函数引起在该经选择区域的设计的几何改变。
5.根据权利要求4的方法,其特征在于该几何改变为藉一指定距离或由指定的栅格点尺寸及在指定方向的数目的该区域(100)内的一设计部分的再定位(308),
及/或在于该几何改变为在该区域(100)的一设计部分在一经指定镜像轴的镜像对映,
及/或在于该几何改变为在该区域(100)的一设计部分沿经指定旋转中心及经由一指定旋转角的旋转,
及/或在于该几何改变为在该区域(100)的一设计部分在至少一指定方向及由至少一指定尺度因子下的均匀或非均匀的放大或缩小,
及/或在于该几何改变乃与在该区域(100)的一设计部分的线路之平滑有关,
及/或在于该几何改变为在该经选择区域(100)的设计部分乃为以来自该设计的另一区域的一设计部分、或以经指定设计部分、或以来自该方法的一早期循环的设计的相对应设计部分而作的取代,该相对应区域位于在该设计的与该经选择区域的相同位置或具与该经选择区域的类似几何,
而该相对应区域较佳为自目前为止在该方法确认的最佳设计区域,
及/或,其中,与要被改变的该设计(19)的总面积相较,该几何改变乃导致该经改变设计(10a)的总面积变化。
6.根据权利要求4或5的方法,其特征在于至少一该几何改变的规定使用一随机函数而确认。
7.根据先前权利要求其中一项的方法,其特征在于该评估标准的确认包括确认(310)短路的一关键区域,此区域而针对该经改变的设计或区域(100)而确认,及/或中断的一关键区域,此区域乃针对该经改变设计(10a)或区域(100)而确认,
及/或在于该评估标准的确认包括确认在该经改变的设计(10a)或在该区域(100)中的角隅数目(E1至E4)或边缘数目(110至120),
及/或在于该评估标准的确认包括确认至少一要使用该设计(10、10a)而产生的结构的电流运载容量(D),
及/或在于该评估标准的确认包括确认在要被制造的集成电路装置组件与至少一要使用该设计(10、10a)产生的结构间的耦合电容,
及/或在于该评估标准的确认包括确认在要被制造的集成电路装置组件及至少一个要使用该设计(10、10a)产生的结构间的重叠(U),
及/或在于该评估标准的确认包括计算该经改变设计(10a)的总面积。
8.根据先前权利要求其中一项的方法,其特征在于该评估标准为由至少两不同评估标准(BM1,BM2)所确认的一整体评估标准(GBM),
及/或在于当确认该整体评估标准(GBM)时,具不同值的加权因子(W1,W2)乃被指定及用于加权该评估标准(BM1,BM2)。
9.根据先前权利要求其中一项的方法,其特征在于关于保留及/或取代该未改变设计数据的决定乃以一随机函数为基础而进行(316,318)。
10.根据权利要求9的方法,其特征在于该决定对该随机函数的依存性乃基于循环数(n)而减少。
11.根据先前权利要求其中一项的方法,其特征在于设计(10、10a)具为其所选的栅格尺寸,其等于用于传送该设计(10、10a)至石刻印罩上的屏蔽曝光光束的宽度,
或是在于该设计(10、10a)具尺寸小于该屏蔽曝光光束的宽度而所选的栅格尺寸。
12.一种数据处理装置(550),其自动改变设计数据以制成组件,特别是为一集成电路装置的组件,
具有一记忆单元(552),用以储存要被改变的设计数据及规定要针对该组件而改变的一几何设计(10),
具变化单元(554),其使用该设计数据以产生一经改变的设计(10a)的经改变设计数据及将它们储存于该记忆单元(552),
具评估标准确认单元(558至562),其由该经改变设计数据确认评估标准(GBM),
具有一比较单元,其比较该经改变设计(10a)的该评估标准(GBM)与要被改变的设计的评估标准,
及具有一控制单元(572),其依据比较结果而保留该未经改变设计数据或以该经改变设计数据取代它们,
及其自动促使许多改变,比较及关于取代的决定的循环的执行。
13.根据权利要求12的数据处理装置(550),其特征在于至少一另一单元,其操作包括进行如根据权利要求1至11其中一项的方法。
14.一种程序或具一程序的数据储存,其包含由执行包括如权利要求1至11其中一项的方法的一处理器(600)所执行的一指令序列。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10226915A DE10226915A1 (de) | 2002-06-17 | 2002-06-17 | Verfahren zum Verändern von Entwurfsdaten für die Herstellung eines Bauteils sowie zugehörige Einheiten |
DE10226915.7 | 2002-06-17 | ||
PCT/DE2003/001862 WO2003107225A2 (de) | 2002-06-17 | 2003-06-05 | Verfahren zum verändern von entwurfsdaten für die herstellung eines bauteils sowie zugehörige einheiten |
Publications (2)
Publication Number | Publication Date |
---|---|
CN1662911A true CN1662911A (zh) | 2005-08-31 |
CN1662911B CN1662911B (zh) | 2010-12-08 |
Family
ID=29719155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN038142244A Expired - Fee Related CN1662911B (zh) | 2002-06-17 | 2003-06-05 | 改变设计数据以制成组件之方法及其单元 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7356781B2 (zh) |
EP (1) | EP1514202B1 (zh) |
CN (1) | CN1662911B (zh) |
DE (2) | DE10226915A1 (zh) |
WO (1) | WO2003107225A2 (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105426567A (zh) * | 2007-03-09 | 2016-03-23 | 明导公司 | 增量式布局分析 |
CN106462653A (zh) * | 2014-06-06 | 2017-02-22 | 西门子产品生命周期管理软件公司 | 用于设计部分的材料定义的细化 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7784010B1 (en) * | 2004-06-01 | 2010-08-24 | Pulsic Limited | Automatic routing system with variable width interconnect |
US7934189B2 (en) * | 2008-01-25 | 2011-04-26 | Infineon Technologies Ag | Method of making an integrated circuit including simplifying metal shapes |
US7962878B2 (en) * | 2008-02-26 | 2011-06-14 | Infineon Technologies Ag | Method of making an integrated circuit using pre-defined interconnect wiring |
US9064077B2 (en) * | 2012-11-28 | 2015-06-23 | Qualcomm Incorporated | 3D floorplanning using 2D and 3D blocks |
US9098666B2 (en) | 2012-11-28 | 2015-08-04 | Qualcomm Incorporated | Clock distribution network for 3D integrated circuit |
US9536840B2 (en) | 2013-02-12 | 2017-01-03 | Qualcomm Incorporated | Three-dimensional (3-D) integrated circuits (3DICS) with graphene shield, and related components and methods |
US9041448B2 (en) | 2013-03-05 | 2015-05-26 | Qualcomm Incorporated | Flip-flops in a monolithic three-dimensional (3D) integrated circuit (IC) (3DIC) and related methods |
US9177890B2 (en) | 2013-03-07 | 2015-11-03 | Qualcomm Incorporated | Monolithic three dimensional integration of semiconductor integrated circuits |
US9171608B2 (en) | 2013-03-15 | 2015-10-27 | Qualcomm Incorporated | Three-dimensional (3D) memory cell separation among 3D integrated circuit (IC) tiers, and related 3D integrated circuits (3DICS), 3DIC processor cores, and methods |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US47507A (en) * | 1865-05-02 | Improvement in churns | ||
EP0431532B1 (en) * | 1989-12-04 | 2001-04-18 | Matsushita Electric Industrial Co., Ltd. | Placement optimization system aided by CAD |
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JPH08235150A (ja) | 1995-02-24 | 1996-09-13 | Fujitsu Ltd | シミュレーティド・アニーリングによる次候補生成装置および方法 |
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US6363519B1 (en) * | 1999-02-26 | 2002-03-26 | Xilinx, Inc. | Method and apparatus for testing evolvable configuration bitstreams |
-
2002
- 2002-06-17 DE DE10226915A patent/DE10226915A1/de not_active Ceased
-
2003
- 2003-06-05 DE DE50302135T patent/DE50302135D1/de not_active Expired - Lifetime
- 2003-06-05 CN CN038142244A patent/CN1662911B/zh not_active Expired - Fee Related
- 2003-06-05 EP EP03759825A patent/EP1514202B1/de not_active Expired - Lifetime
- 2003-06-05 US US10/518,291 patent/US7356781B2/en not_active Expired - Lifetime
- 2003-06-05 WO PCT/DE2003/001862 patent/WO2003107225A2/de not_active Application Discontinuation
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CN106462653A (zh) * | 2014-06-06 | 2017-02-22 | 西门子产品生命周期管理软件公司 | 用于设计部分的材料定义的细化 |
Also Published As
Publication number | Publication date |
---|---|
EP1514202A2 (de) | 2005-03-16 |
US20050262466A1 (en) | 2005-11-24 |
WO2003107225A3 (de) | 2004-04-08 |
CN1662911B (zh) | 2010-12-08 |
EP1514202B1 (de) | 2006-01-04 |
DE10226915A1 (de) | 2004-01-08 |
US7356781B2 (en) | 2008-04-08 |
DE50302135D1 (de) | 2006-03-30 |
WO2003107225A2 (de) | 2003-12-24 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
C14 | Grant of patent or utility model | ||
GR01 | Patent grant | ||
CF01 | Termination of patent right due to non-payment of annual fee | ||
CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101208 |