CN1658618A - 一种母线接口及实现母线接口时序自适应的方法 - Google Patents
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Abstract
本发明公开了一种实现母线接口时序自适应的方法，该方法为：延时所述上行时钟得到相同频率的延时时钟；利用所述上行时钟和延时时钟的上升沿和下降沿对上行母线进行采样，以在上行时钟的每个时钟周期内获得四个采样值；判断所述四个采样值中的后三个采样值是否相等；如果判断结果为“是”，则确认用于当前运行的上行时钟触发沿的相反触发沿能够可靠采样上行母线，并将该相反触发沿切换为用于运行的触发沿，否则不改变用于运行的触发沿。本发明同时还公开了一种母线接口。
Description
技术领域
本发明涉及通信领域的交换机技术，尤其涉及一种母线接口及实现母线接口时序自适应的方法。
背景技术
母线(HW)是一种时分复用(TDM)串行通道，用以承载PCM码流、信令等业务，主要用于数字程控交换机内部通信。通常有2.048M、8.192M、16.384M、32.768M等几种速率的HW。
一路HW通道至少包括上行HW、下行HW以及对应的同步时钟和帧同步时钟。以2.048M的HW为例，包括速率为2.048M的上行HW和下行HW，以及2.048M的同步时钟和8K的帧同步时钟，2.048M的HW被分为32个时隙，每个时隙为一个64Kbps的时分通道。
HW的接收和发送需要满足一定的时序关系才能正常工作，每一个具体的应用都有相应的时序关系。图1为一单板的16M HW时序例图，其中“输入16M”为时钟信号，“输入帧信号”为8K帧同步信号，DHW为下行HW，UHW为上行HW。
在进行HW对接时，需要设计好时序，一般情况下只需设计好一种固定的时序就可以满足一种具体的应用。但是某些情况下，要求对接的一方能够灵活地修改时序以便应用与不同的单板或系统，一个典型的例子就是交换机单板的功能测试装备(FT)，功能测试装备用于生产测试，完成大批量的产品功能验证。
由于交换机单板种类繁多，HW时序复杂多样，这样就要求测试装备提供的HW能够适应多种时序要求，通常的做法是针对不同的单板设计不同的HW时序电路或逻辑。
如图2所示，通过逻辑的同步、延时等处理，可以将HW时序调整到所需的时序要求。但这种方法的缺点是针对不同的对接系统，需要设计不同的逻辑，无法通过简单的方法(比如软件控制)实时改变时序调整逻辑，没法货架化，造成重复开发，使得开发成本随着开发数量的增多而线性增加。
发明内容
本发明的目的在于提供一种母线接口及实现母线接口时序自适应的方法，使母线接口根据不同的对接系统实时进行时序调整。
实现本发明的技术方案：
一种实现母线接口时序自适应的方法，所述母线接口为承载脉冲编码调制码流和信令业务的时分复用串行通道的接口，至少包括上行母线和上行时钟；该方法为：
延时所述上行时钟得到相同频率的延时时钟；
利用所述上行时钟和延时时钟的上升沿和下降沿对上行母线进行采样，以在上行时钟的每个时钟周期内获得四个采样值；
判断所述四个采样值中后三个采样值是否全为“0”或全为“1”；
如果判断结果为“是”，则确认用于当前运行的上行时钟触发沿的相反触发沿能够可靠采样上行母线，并将该相反触发沿切换为用于运行的触发沿，否则不改变用于运行的触发沿。
根据上述方法：
将上行时钟的每个时钟周期内获得的四个采样值存储在寄存器中，并从该寄存器读取后三个采样值进行判断。
在所述上行时钟的上升沿或下降沿对三个采样值进行判断。
一种母线接口，该母线接口为承载脉冲编码调制码流和信令业务的时分复用串行通道的接口，该母线接口包括：用于处理上行数据的上行接收模块，用于处理下行数据的下行接收模块，以及用于控制上行接收模块和下行接收模块的控制器；所述上行接收模块至少包括上行母线，接收上行母线数据的接收移位寄存器和对该寄存器进行控制的接收读写控制器；其中，所述上行接收模块还包括与上行母线、接收读写控制器、接收移位寄存器和控制器连接的采样边沿调整模块，该采样边沿调整模块接受控制的配置，对上行母线进行采样，根据采样值调整上行母线采样边沿并控制接收读写控制器和接收移位寄存器。
所述采样边沿调整模块包括：
延时器，与上行时钟连接，将上时钟延时生成相同频率的延时时钟；
采样寄存器，与上行时钟、延时时钟和上行母线连接，在两时钟的上升沿和下降沿存储上行母线的采样值；
边沿判决与选择器，与上行时钟和采样寄存器连接，用于在上行时钟的驱动下对采样值进行判决并输出控制信号，以调整上行母线采样边沿。
本发明实现的自适应母线接口逻辑由于具备了软件可配置、自适应可靠采样的特点，可以适用于需要调整或动态调整母线时序的应用场合，避免了重复开发，能够大大地降低成本，具有较广阔的应用前景。
附图说明
图1为单板16M母线时序图；
图2为母线固定时序调整示意图；
图3为本发明的16M母线接口逻辑框图；
图4为接收移位寄存器工作原理图；
图5为采样边沿调整模块的结构图；
图6为上升沿采样满足要求的示意图；
图7为上升沿采样不满足要求的示意图。
具体实施方式
本实施例以16M母线(HW)接口为例进行说明。
参阅图3所示，16M HW接口逻辑主要由上行接收模块、下行发送模块和控制器三个部分组成。除了上行接收模块中的采样边沿自调整模块以外，上行接收模块和下行发送模块两大部分的实现原理基本相同，都包括接收移位寄存器、双端口RAM、发送移位寄存器三个环节，以及读写控制、参数寄存器、时钟处理三个工作控制模块。
接收移位寄存器的长度为16位，采用“滑动窗”的原理来实现上行母线(UHW)或者下行母线(DHW)数据的接收位同步调整，参阅图4所示。在16M时钟的每一个有效沿(由边沿和极性选择参数或者采样边沿自调整模块的输出确定)，UHW或者DHW数据被采样，采样值串行移入寄存器中。在2M时钟(从外界输入或者由本地时钟分频得到)的每一个有效沿(由边缘和极性选择寄存器的第0位确定)，接收移位寄存器中的一个字节采样值被并行读出，字节的位置由移位寄存器读地址产生模块的输出决定。
双端口RAM，是一个读写端口分开的环形存储器，其长度为6个字节，用于HW数据接收的时隙同步调整。在2M时钟的每一个有效沿，一个时隙的数据被写入存储器中，同时另一个时隙的数据被读出去。每次写完或读完6个数据后，写指针或读指针将重新返回到存储器的起始单元。存储器的写指针和读指针由接收读写控制模块提供。
发送移位寄存器，长度为8位，用于HW数据的发送。它接收来自于双端口RAM的一个时隙数据，并在16M时钟的每个有效沿将每个数据位串行送出。
接收读写控制模块，根据参数寄存器的内容产生接收移位寄存器、双口RAM、发送移位寄存器的各种工作使能控制信号、各项读地址和写地址。
参数寄存器，保存HW接收和发送所用到各个参数，其读写控制信号由控制器产生。
控制器，对逻辑中各个模块的工作进行总体控制；通过与CPU的接口接收各种设置参数，并保存到两个参数寄存器组中。
采样边沿调整模块，使用16M时钟对UHW进行采样，然后通过一定的判据实现UHW采样边缘的自调整，该模块的工作原理参见图5。
为了实现对UHW每一位数据的四次采样，将16M时钟延迟11ns后生成另一个16M延时时钟。在两个16M时钟的每个上跳沿和下降沿，UHW每个数据位被四次采样(实例图6中标注的4个采样点)，采样值顺序保存在4位长度的寄存器中。边沿判决与选择器读取采样寄存器中的后三个采样值(实例图6中的第2、3、4个采样点的采样值)进行分析。如果这三个采样值相等(全为‘0’或者全为‘1’)，说明当前触发沿采样不可靠，其相反触发沿能够可靠采样；如果不全为‘0’或者‘1’，说明当前触发沿能可靠采样。对输入16M时钟的上升沿和下降沿分别进行判决，正常情况下的判决结果应该是两者之一能够可靠采样，另一个不能可靠采样。根据判决的结果模块的选择结果输出端被置位或者清零，表示当前采样是否可靠。如果当前触发沿不能可靠采样，那么逻辑将自动切换到相反的触发沿，保证可靠采样。
图6是一个上升沿满足采样要求的实例，如果2、3、4点的采样值不等，说明HW的跳变发生在第2和第4采样点之间，因此第一个采样点和HW跳变点之间的距离大于等于1/4个时钟周期，保证了可靠采样，而图7是一个不满足要求的实例，第一采样点正好落在了HW跳变点附近，在HW跳变点±1/4周期范围内。因此，通过这种自适应的逻辑可以保证采样点至少保证大于1/4时钟周期的裕量，从而实现HW的可靠采样。
Claims (6)
1、一种实现母线接口时序自适应的方法，所述母线接口为承载脉冲编码调制码流和信令业务的时分复用串行通道的接口，至少包括上行母线和上行时钟；其特征在于该方法为：
延时所述上行时钟得到相同频率的延时时钟；
利用所述上行时钟和延时时钟的上升沿和下降沿对上行母线进行采样，以在上行时钟的每个时钟周期内获得四个采样值；
判断所述四个采样值中后三个采样值是否全为“0”或全为“1”；
如果判断结果为“是”，则确认用于当前运行的上行时钟触发沿的相反触发沿能够可靠采样上行母线，并将该相反触发沿切换为用于运行的触发沿，否则不改变用于运行的触发沿。
2、如权利要求1所述的方法，其特征在于，将上行时钟的每个时钟周期内获得的四个采样值存储在寄存器中，并从该寄存器读取后三个采样值进行判断。
3、如权利要求1或2所述的方法，其特征在于，在所述上行时钟的上升沿或下降沿对三个采样值进行判断。
4、如权利要求1所述的方法，其特征在于，所述母线接口为2M、8M、16M和32M速率的母线接口。
5、一种母线接口，该母线接口为承载脉冲编码调制码流和信令业务的时分复用串行通道的接口，该母线接口包括：用于处理上行数据的上行接收模块，用于处理下行数据的下行接收模块，以及用于控制上行接收模块和下行接收模块的控制器；所述上行接收模块至少包括上行母线，接收上行母线数据的接收移位寄存器和对该寄存器进行控制的接收读写控制器；其特征在于，所述上行接收模块还包括与上行母线、接收读写控制器、接收移位寄存器和控制器连接的采样边沿调整模块，该采样边沿调整模块接受控制的配置，对上行母线进行采样，根据采样值调整上行母线采样边沿并控制接收读写控制器和接收移位寄存器。
6、如权利要求5所述的母线接口，其特征在于所述采样边沿调整模块包括：
延时器，与上行时钟连接，将上时钟延时生成相同频率的延时时钟；
采样寄存器，与上行时钟、延时时钟和上行母线连接，在两时钟的上升沿和下降沿存储上行母线的采样值；
边沿判决与选择器，与上行时钟和采样寄存器连接，用于在上行时钟的驱动下对采样值进行判决并输出控制信号，以调整上行母线采样边沿。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101545949A (zh) * | 2008-03-28 | 2009-09-30 | 迈克纳斯公司 | 用于通过连接触点串行发送数据的电路装置、设备和方法 |
| CN101034539B (zh) * | 2006-03-07 | 2011-01-26 | 北京中庆微数字设备开发有限公司 | 多驱动输出电路的电源噪声抑制方法 |
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| US6192438B1 (en) * | 1998-09-18 | 2001-02-20 | Lg Information & Communications, Ltd. | U-interface matching circuit and method |
| CN1082329C (zh) * | 1998-09-25 | 2002-04-03 | 潍坊北大青鸟华光科技股份有限公司 | 综合业务数字网交换机单板同步交换器 |
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2004
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101034539B (zh) * | 2006-03-07 | 2011-01-26 | 北京中庆微数字设备开发有限公司 | 多驱动输出电路的电源噪声抑制方法 |
| CN101545949A (zh) * | 2008-03-28 | 2009-09-30 | 迈克纳斯公司 | 用于通过连接触点串行发送数据的电路装置、设备和方法 |
| CN101545949B (zh) * | 2008-03-28 | 2014-04-23 | 迈克纳斯公司 | 用于通过连接触点串行发送数据的电路装置、设备和方法 |
| CN108882287A (zh) * | 2018-06-07 | 2018-11-23 | 烽火通信科技股份有限公司 | 一种cpri数据传输时延抖动的控制方法及系统 |
| CN108882287B (zh) * | 2018-06-07 | 2021-08-17 | 烽火通信科技股份有限公司 | 一种cpri数据传输时延抖动的控制方法及系统 |
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